半导体结构及其制造方法

半导体结构及其制造方法
【专利摘要】本发明公开了半导体结构，包括第一层、金属层和第二层。第一层包括凹进表面。金属层位于凹进表面的部分之上。第二层位于金属层之上并且由凹进表面限定。第二层包括顶面、第一侧面和第二侧面。关于金属层的蚀刻剂的蚀刻速率大于关于第二层的蚀刻剂的蚀刻速率。第二层的中间的第二层的厚度小于第一侧面或第二侧面处的第二层的厚度。本发明公开了制造半导体结构的方法。
【专利说明】
半导体结构及其制造方法
技术领域
[0001] 本发明涉及半导体结构以及相关的制造方法。
【背景技术】
[0002] 半导体集成电路（1C)工业已经经历了快速增长。在1C演化过程中，功能密度 (即，每芯片面积的互连器件的数量）普遍增大，而几何尺寸（即，使用制造工艺可以产生的 最小组件（或线））减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来 提供益处。这种按比例缩小也增大了处理和制造1C的复杂性，并且为了实现这些进步，需 要1C处理和制造中的相应的发展。随着晶体管的尺寸减小，栅极氧化物的厚度必须减小以 在栅极长度减小的情况下维持性能。高介电常数（高k)栅极绝缘层可以用于达到较大的 物理厚度，同时保持其有效电容与由其他栅极绝缘层（诸如典型的栅极氧化物）提供的有 效电容相同。
[0003] 随着技术进步，在一些1C设计中，期望以金属栅（MG)电极替换典型的多晶硅栅电 极，以改进器件性能。形成MG电极的一种工艺叫做"后栅极"工艺，"后栅极"工艺与叫做 "先栅极"的另一 MG电极形成工艺相反。"后栅极"工艺允许减少随后的工艺的数量，包括 在形成栅极之后必须实施的高温处理。
[0004] 此外，减少每个制造的晶圆中的不良器件的数量是重要的，以提高产量。

【发明内容】

[0005] 本发明的实施例提供了一种半导体结构，包括：第一层，包括凹进表面；金属层， 位于所述凹进表面的部分之上；以及第二层，位于所述金属层之上并且由所述凹进表面限 定，所述第二层包括顶面、第一侧面和第二侧面，其中，蚀刻剂相对于所述金属层的蚀刻速 率大于所述蚀刻剂相对于所述第二层的蚀刻速率，并且所述第二层位于所述第二层的中间 的厚度小于所述第二层位于所述第一侧面处或所述第二侧面处的厚度。
[0006] 本发明的另一实施例提供了一种半导体结构，包括：替换栅极结构，包括：金属 层，包括第一侧面和第二侧面；抗蚀刻层，位于所述金属层之上；介电层，围绕所述金属层 和所述抗蚀刻层；其中，蚀刻剂相对于所述抗蚀刻层的蚀刻速率小于所述蚀刻剂相对于所 述金属层的蚀刻速率；其中，所述金属层位于所述金属层的中间的厚度大于所述金属层位 于所述第一侧面处的厚度或所述金属层位于所述第二侧面处的厚度。
[0007] 本发明的又一实施例提供了一种形成半导体结构的方法，包括：形成第一层，所述 第一层包括凹进表面；在所述凹进表面的部分之上形成金属层，所述金属层包括顶面；以 及形成第二层，所述第二层位于所述金属层之上并且由所述凹进表面限定，其中，所述第二 层包括第一侧面和第二侧面，其中，蚀刻剂相对于所述金属层的蚀刻速率大于所述蚀刻剂 相对于所述第二层的蚀刻速率，并且所述第二层位于所述第二层的中间的厚度大于所述第 二层位于所述第一侧面处的厚度或所述第二层位于所述第二侧面处的厚度。
【附图说明】
[0008] 当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意， 根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺 寸可以任意地增大或减小。
[0009] 图1是根据本发明的一些实施例的包括栅极结构的半导体结构的示意性截面图。
[0010] 图2A是根据本发明的一些实施例的图1中示出的半导体结构的栅极结构的示意 性截面图。
[0011] 图2B是根据本发明的一些实施例的半导体结构的另一栅极结构的示意性截面 图。
[0012] 图3A至图31是根据本发明的一些实施例的处于制造的各个阶段的包括栅极结构 的半导体结构的示意性截面图。
【具体实施方式】
[0013] 在以下详细的描述中，阐述了许多具体细节以提供对本发明的深入理解。然而，本 领域普通技术人员将理解，本发明可以在没有这些具体细节的情况下实践。在其他情况下， 未详细描述众所周知的方法、工序、组件和电路以使本发明清楚。
[0014] 此外，本发明提供了许多用于实现所提供主题的不同特征的不同实施例或实例。 下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本 发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二 部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的 部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例 中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论 的各个实施例和/或配置之间的关系。
[0015] 而且，为便于描述，在此可以使用诸如"在…之下"、"在…下方"、"下部"、"在…之 上"、"上部"等的空间相对术语，以描述如图所示的一个元件或部件与另一个（或另一些） 元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中 的不同方位。装置可以以其他方式定向（旋转90度或在其他方位上），而本文使用的空间 相对描述符可以同样地作相应的解释。
[0016] 下面详细地讨论了本发明的实施例的制造和使用。然而，应该理解，所提供的主题 提供了可以在各种具体环境中体现的许多适用的发明构思。本文中讨论的具体实施例仅是 示例性的并且不限制所提供主题的范围。
[0017] 图1示出了根据本发明的一些实施例的半导体结构1的截面图。半导体结构1包 括半导体层10,半导体层10包括表面l〇a。半导体结构1可以包括一个或多个隔离区101 和一个或多个源极/漏极区102。半导体结构1可以包括位于半导体层10的表面10a上或 之上的其他部分，诸如层间介电（ILD)层12、13和蚀刻停止层（ESL)ll。在一些实施例中， ILD层13可以与ILD层12的至少一部分接触。半导体结构1也可以包括栅极结构14,栅 极结构14可以包括栅极介电层141、间隔件142、中间层143、金属层144和保护层145等。 可以在源极/漏极区102之上形成至少一个接触件16。在一些实施例中，接触件16将源极 /漏极区102电连接至半导体结构1外部的电路元件。
[0018] 根据本发明的一些实施例，半导体层10可以包括晶体硅衬底（例如，晶圆）。半 导体层10可以包括取决于设计需求（例如，P型衬底或η型衬底）的多种掺杂区。在一些 实施例中，掺杂区可以掺杂有Ρ型或η型掺杂剂。例如，掺杂区可以掺杂有诸如硼或8匕的 P型掺杂剂；诸如磷或砷的η型掺杂剂；和/或它们的任何合适的组合。掺杂区可以配置为 用于η型FinFET或平面M0SFET，或者可选地配置为用于ρ型FinFET或平面M0SFET。可以 在半导体层10上形成各种其他层，诸如介电层、掺杂层、多晶硅层和/或导电层。也可以在 半导体层10上形成诸如晶体管、电阻器和/或电容器的各种器件。这些器件可以通过互连 层互连至其他电路元件，该其他电路元件可以是一个或多个集成电路的部分。
[0019] 如图1所示，可以在半导体层10中形成一个或多个隔离区101以限定和电隔离半 导体结构1的各个部分。在一些实施例中，隔离区101可以是浅沟槽隔离（STI)区。隔离 区可以包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃（FSG)、低K介电材料和/或它 们的任何合适的组合。可以通过任何合适的工艺形成隔离区101 (或STI区，在一些实施例 中，根据具体情况而定）。在一个实施例中，隔离区101的形成可以包括以介电材料填充半 导体结构1中的沟槽（例如，通过化学汽相沉积（CVD)工艺）。在一些实施例中，填充的沟 槽可以具有多层结构，诸如填充有氮化硅或氧化硅的热氧化物衬垫层。
[0020] 源极/漏极区102可以包括诸如SiGe、SiC或SiP的含硅材料。在一些实施例中， 可以通过以期望量的任何合适的掺杂剂掺杂半导体结构1来形成源极/漏极区102。在一 些实施例中，可以通过外延来形成源极/漏极区102。虽然如图1所示的源极/漏极区102 位于半导体结构1的表面l〇a之下，但是根据本发明的一些实施例，源极/漏极区102的部 分可以位于表面l〇a之上。在一些实施例中，源极/漏极区102中的掺杂量可以是均匀的。 在一些实施例中，源极/漏极区102中的掺杂量在源极/漏极区102的不同部分中可以不 同；例如，源极/漏极区102的部分可以是轻掺杂源极/漏极（LDD)区。在一些实施例中， 源极/漏极区102的边缘可以与间隔件142的边缘对准。在一些实施例中，源极/漏极区 102的边缘可以不与间隔件142的边缘对准。类似地，在本发明的不同实施例中，源极/漏 极区102的边缘可以或可以不与栅极介电层141的边缘对准。可以在源极/漏极区102之 间并且在半导体结构1的栅极结构14之下形成沟道区。
[0021] 如图1所示，可以在半导体结构1上方形成ESL 11。可以通过诸如膜沉积的任何 合适的工艺形成ESL 11。在一些实施例中，ESL 11可以包括氮化硅、氮氧化硅、其他合适 的材料和/或它们的组合。在一些实施例中，ESL11可以是包括氮化硅的接触蚀刻停止层 (CESL)〇
[0022] ILD层12可以位于ESL 11的部分之上。如图1所示，可以在ESL 11的一些其他 部分、ILD 12和/或栅极结构14之上形成另一 ILD层13。在一些实施例中，ILD层13的 部分与ESL 11、ILD层12、间隔件142、中间层143和/或保护层145接触。ILD层12、13可 以包括介电材料。介电材料可以包括氧化硅、氮化硅、氮氧化硅、旋涂玻璃（S0G)、氟掺杂的 硅酸盐玻璃（FSG)、碳掺杂的氧化硅（例如，SiCOH)、BLACK DIAMOND? (加利福尼亚 圣克拉拉的应用材料公司）、XEROGEL?、AEROGEL⑩、氟化非晶碳、聚对二甲苯、 BCB(双苯并环丁烯）、FLARE?、: SILK? (密歇根州米兰的陶氏化学公司）、聚酰亚 胺、其他适当的多孔聚合材料、其他合适的介电材料和/或它们的组合。在一些实施例中， ILD层12、13可以包括高密度等离子体（HDP)介电材料（例如，HDP氧化物）和/或高深宽 比工艺（HARP)介电材料（例如，HARP氧化物）。ILD层12、13可以包括任何合适的厚度。 在一些实施例中，每个ILD层12、13均可以包括约1〇Α至1()〇Α的厚度。ILD层13可以包 括一种或多种介电材料和/或一个或多个介电层。
[0023] 至少一个接触件16可以存在于半导体结构1中以将源极/漏极区102电连接至 半导体结构1外部的电路元件。在一些实施例中，接触件16可以与ESL 11的部分、ILD层 12和/或ILD层13接触。接触件16可以包括诸如金属、金属化合物、金属合金和/或其他 导电材料的合适的材料。在一些实施例中，接触件16可以包括一种或多种材料和/或一个 或多个层。可以通过任何合适的工艺形成接触件16,合适的工艺包括但不限于化学汽相沉 积（CVD)、物理汽相沉积（PVD)和原子层沉积（ALD)。
[0024] 仍参照图1，半导体结构1的栅极结构14可以包括栅极介电层141、间隔件142、中 间层143、金属层144和保护层145等。栅极结构14的位置可以至少部分地由半导体结构 1的其他部分的位置（诸如ESL 11和ILD层12的位置）限定。
[0025] 虽然图1中示出了栅极介电层141，但是根据本发明的一些实施例，栅极介电层 141可以是可选择的。在一些实施例中，栅极介电层141可以包括氧化硅、氮氧化硅、高k介 电层和/或它们的组合。栅极介电层141还可以包括界面层以减小栅极介电层141和半导 体层10之间的损坏。界面层可以包括氧化硅。可以通过任何合适的工艺形成栅极介电层 141〇
[0026] 栅极结构14可以额外地包括一个或多个间隔件142。在一些实施例中，间隔件142 可以围绕栅极介电层141的至少部分。可以使用任何合适的工艺形成任何合适的厚度的间 隔件142,包括本文中描述的工艺。间隔件142可以包括诸如氮化硅、氧化硅、碳化硅、氮氧 化硅、其他合适的材料和/或它们的组合的介电材料。在一些实施例中，间隔件142可以包 括多层结构。间隔件142可以帮助限定半导体结构1中的栅极结构14的位置。在本发明的 一些实施例中，间隔件142的顶面142a可以与ESL 11和/或ILD层12的顶面基本共面。 在一些实施例中，间隔件142的顶面142a可以与ILD层13的部分接触。
[0027] 仍参照图1，可以在半导体层10和/或栅极介电层141之上形成中间层143。在 一些实施例中，中间层143可以与栅极介电层141和/或间隔件142接触。在一些实施例 中，中间层143的顶面可以与ESL 11、ILD层12和/或间隔件142的顶面基本共面。中间 层143包括表面143a。在一些实施例中，可以使表面143a凹进。在一些实施例中，中间层 143的顶面可以与ILD层13的部分接触。
[0028] 在本发明的一些实施例中，中间层143可以包括一种或多种材料和/或一个或多 个层。例如，中间层143可以包括介电层、高K介电层、阻挡层和/或功函层。介电层可以 包括氧化硅、氮化硅、氮氧化硅、聚酰亚胺、其他合适的介电材料和/或它们的组合。高k介 电层可以包括氧化铪（Hf0 2)、氧化铪硅（HfSiO)、氮氧化铪硅（HfSiON)、氧化铪钽（HfTaO)、 氧化铪钛（HfTiO)、氧化铪锆（HfZrO)、金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧 化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、氮 化娃、氮氧化娃、氧化错、氧化钛、氧化铝、二氧化铪-氧化铝（Hf0 2-Al203)合金、其他合适的 高k介电材料和/或它们的组合。在一些实施例中，阻挡层可以包括TiN、TiCN、TaN、TaCN、 WN和/或WCN。在一些实施例中，功函层可以包括金属氮碳化物、金属硅氮化物、金属铝化 物、113111141111413&41、其他合适的材料和/或它们的组合。可以通过包括至少厶0)、 PVD、CVD和等离子体增强化学汽相沉积（PECVD)的合适的工艺形成介电层、高K介电层、阻 挡层和/或功函层。
[0029] 仍参照图1，金属层144可以位于中间层143的凹进的表面143a的部分之上。在 本发明的一些实施例中，金属层144的至少部分由中间层143围绕。金属层144可以包括顶 面144a。金属层144可以包括单种金属，诸如Al、W、WN、TaN和Ru ;金属化合物，诸如TaN、 TiN、W、WN和WCN ;其他合适的材料；和/或它们的组合。在一些实施例中，金属层144可以 包括一个或多个层。可以通过包括但不限于CVD和PVD的任何合适的工艺形成金属层144。
[0030] 仍参照图1，保护层145可以位于金属层144的至少部分之上。在本发明的一些实 施例中，保护层145的至少部分由中间层143围绕。在一些实施例中，保护层145包括顶面 145a，顶面145a可以与ESL 11和/或ILD层12的顶面基本共面。在一些实施例中，保护 层145的顶面145a的部分可以高于或低于ESL 11和/或ILD层12的顶面。在一些实施 例中，保护层145的顶面145a可以与间隔件142的顶面142a和/或中间层143的顶面基 本共面。在一些实施例中，保护层145的顶面145a可以高于或低于间隔件142的顶面142a 和/或中间层143的顶面。保护层145可以包括诸如Alx0y、Wx0 y的金属氧化物、其他合适 的材料和/或它们的组合。在一些实施例中，保护层145是金属层144的材料的氧化物。
[0031] 在一些实施例中，关于在各个工艺中使用的特定蚀刻剂，保护层145的蚀刻速率 可以与金属层144的蚀刻速率不同。在本发明的一些实施例中，蚀刻剂可以包括研磨料、表 面活性剂、有机ΚΟΗ、ΝΗ 40Η或者在保护层145和金属层144之间具有合适的选择性的其他 蚀刻剂。关于给定的蚀刻剂，保护层145的蚀刻速率低于金属层144的蚀刻速率。在本发 明的一些实施例中，关于给定的蚀刻剂，保护层145的蚀刻速率与金属层144的蚀刻速率的 比率可以在从约1/10至约1/100的范围内。
[0032] 图2A示出了根据本发明的一些实施例的半导体结构1的栅极结构14的放大截面 图。栅极结构14可以包括栅极介电层141、间隔件142、中间层143、金属层144和保护层 145。中间层143包括表面143a，表面143a可以是凹进的。保护层145可以包括顶面145a、 侧面1451、侧面1452和中间部分1453。
[0033] 保护层145的不同部分可以具有不同的厚度。在本发明的一些实施例中，保护层 145在侧面1451处具有厚度Di、在侧面1452处具有厚度D 2、以及在中间部分1453处具有 厚度DM1。在一些实施例中，01可以大于D M1。在一些实施例中，02可以大于DM1。在一些实施 例中，DjPD 2均可以大于DM1。在一些实施例中，Di可以大于或小于02。Di大于D M1的量可 以是可变的。在一些实施例中，Di可以比DM1大从约10%至约500%的范围内。D 2大于DM1 的量也可以是可变的。在一些实施例中，D2可以比Dm1大从约10%至约500%的范围内。在 一些实施例中，〇1可以介于1入和500A之间。在一些实施例中，〇2可以介于ιΑ和500A 之间。在一些实施例中，dm1可以介于ιΛ和1ΘΘΛ之间。
[0034] 图2Β示出了根据本发明的一些实施例的半导体结构1的栅极结构14的放大截面 图。栅极结构14可以包括栅极介电层141、间隔件142、中间层143、金属层144和保护层 145。中间层143包括表面143a，表面143a可以是凹进的。金属层144可以包括顶面144a、 侧面1441、侧面1442和中间部分1443。
[0035] 金属层144的不同部分可以具有不同的厚度。在本发明的一些实施例中，金属层 144在侧面1441处具有厚度D 3、在侧面1442处具有厚度D4、以及在中间部分1443处具有 厚度DM2。在一些实施例中，0 3可以小于DM2。在一些实施例中，04可以小于DM2。在一些实 施例中，D#PD 4均可以小于DM2。在一些实施例中，D3可以大于或小于04。D 3小于DM2的量 可以是可变的。在一些实施例中，D3可以比D M2小从DM2的约5%至约90%的范围内。D/J、 于DM2的量也可以是可变的。在一些实施例中，D 4可以比DM2小从DM2的约5%至约90%的 范围内。在一些实施例中，％可以介于200A和5Q0盖之间。在一些实施例中，D4可以介 于200人和500A之间。在一些实施例中，DM2可以介于M1A和1朋0矣之间。
[0036] 在本发明的一些实施例中，金属层144和保护层145可以由在图中未示出的其他 层分隔开。如图2A和图2B所示，在一些实施例中，金属层144和保护层145可以彼此接触， 其中，保护层145的底面与金属层144的顶面144a接触。在金属层144与保护层145接触 的一些实施例中，侧面1441处的金属层144的厚度和侧面1451处的保护层145的厚度的 总和可以基本等于侧面1442处的金属层144的厚度和侧面1452处的保护层145的厚度的 总和。在金属层144与保护层145接触的一些实施例中，侧面1441处的金属层144的厚度 和侧面1451处的保护层145的厚度的总和可以基本等于中间部分1443处的金属层144的 厚度和中间部分1453处的保护层145的厚度的总和。在金属层144与保护层145接触的 一些实施例中，侧面1442处的金属层144的厚度和侧面1452处的保护层145的厚度的总 和可以基本等于中间部分1443处的金属层144的厚度和中间部分1453处的保护层145的 厚度的总和。
[0037] 由于侧面1451 (DJ和/或侧面1452 (D2)处的保护层145比中间部分1453 (DM1)处 的保护层145更厚，所以可以蚀刻掉侧面1451和/或侧面1452处的保护层145的较大部 分而不会暴露金属层144。因此，更可能使保护层145保护金属层144并且防止金属层144 被当前和/或随后的制造工艺步骤中的蚀刻剂不期望地蚀刻掉，从而增大了给定半导体晶 圆上的功能器件的数量并且改进了生产产量。
[0038] 图3A至图31是根据本发明的一些实施例的处于制造的各个阶段的包括栅极结构 的半导体结构的示意性截面图。
[0039] 参照图3A，提供了具有表面10a的半导体层10、至少一个隔离区101和至少一个 源极/漏极区102。也可以在表面10a之上提供蚀刻停止层（ESL) 11和间隔件142。在一 些实施例中，源极/漏极区102的部分可以位于表面10a之上。在一些实施例中，可以在表 面l〇a上提供可选择的栅极介电层141。伪栅极241可以提供在（可选择的）栅极介电层 141之上并且至少部分地由间隔件142围绕。可以在ESL 11、间隔件142和/或伪栅极241 之上形成层间介电（ILD)层12。在一些实施例中，ILD层12可以与ESL 11、间隔件142和 伪栅极241中的至少一个接触。
[0040] 根据本发明的一些实施例，伪栅极241可以包括单层或多层结构。伪栅极241可 以包括多晶硅和/或其他合适的材料。在一些实施例中，伪栅极241可以是掺杂的多晶硅。
[0041] 参照图3B，平坦化ILD层12以暴露伪栅极241的表面。ILD层12的平坦化也可 以暴露间隔件142的表面。在一些实施例中，在平坦化ILD层12之后，伪栅极241至少部 分地由间隔件142、ESL 11和ILD层12围绕。在一些实施例中，以伪栅极241的顶面与至 少一个间隔件142的顶面、ESL11的部分的顶面和ILD层12的部分的顶面基本共面的方式 来平坦化ILD层12。可以通过化学机械抛光（CMP)工艺和/或任何其他合适的工艺来实现 该平坦化。
[0042] 参照图3C，在平坦化ILD层12之后，去除伪栅极241以形成凹槽242。可以通过 湿蚀刻工艺、干蚀刻工艺、其他合适的工艺和/或它们的组合来去除伪栅极241。在实施例 中，用于包括多晶硅的伪栅极241的湿蚀刻工艺包括暴露于含氢氧化物溶液（例如，氢氧化 铵和四甲基氢氧化铵）、去离子水和/或其他合适的蚀刻剂溶液。
[0043] 在本发明的一些实施例中，用于伪栅极241的蚀刻剂将不蚀刻或仅稍微蚀刻栅极 介电层141，从而防止栅极介电层141之下的半导体层10的区域受到不期望地蚀刻。在一 些实施例中，伪栅极241的蚀刻速率与栅极介电层141的蚀刻速率的比率可以为5:1、10:1、 15:1、20:1 或更高。
[0044] 参照图3D，在去除伪栅极241之后，可以在栅极介电层141的至少部分之上形成中 间层143。中间层143可以具有凹进的表面143a。在一些实施例中，中间层143部分地填 充凹槽242。在一些实施例中，中间层143可以覆盖ESL 11的至少部分、ILD层12和/或 间隔件142。
[0045] 在本发明的一些实施例中，中间层143可以包括一种或多种材料和/或一个或多 个层。例如，中间层143可以包括介电层、高K介电层、阻挡层和/或功函层。介电层可以 包括氧化硅、氮化硅、氮氧化硅、聚酰亚胺、其他合适的介电材料和/或它们的组合。高k介 电层可以包括氧化铪（Hf0 2)、氧化铪硅（HfSiO)、氮氧化铪硅（HfSiON)、氧化铪钽（HfTaO)、 氧化铪钛（HfTiO)、氧化铪锆（HfZrO)、金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧 化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、氮 化娃、氮氧化娃、氧化错、氧化钛、氧化铝、二氧化铪-氧化铝（Hf0 2-Al203)合金、其他合适的 高k介电材料和/或它们的组合。在一些实施例中，阻挡层可以包括TiN、TiCN、TaN、TaCN、 WN和/或WCN。在一些实施例中，功函层可以包括金属氮碳化物、金属硅氮化物、金属铝化 物、113111141111413 &41、其他合适的材料和/或它们的组合。可以通过包括至少厶0)、 PVD、CVD和PECVD的合适的工艺形成介电层、高K介电层、阻挡层和/或功函层。
[0046] 可以通过任何合适的方法或工艺形成中间层143。在一些实施例中，可以通过沉积 或热生长形成中间层143。
[0047] 参照图3E，在形成中间层143之后形成金属层144,从而填充凹槽242。金属层144 可以包括单种金属，诸如Al、W、WN、TaN和Ru ;金属化合物，诸如TaN、TiN、W、WN和WCN ;其 他合适的材料；和/或它们的组合。在一些实施例中，金属层144可以包括一个或多个层。 可以通过包括但不限于CVD和PVD的任何合适的工艺形成金属层144。在一些实施例中，金 属层144可以覆盖中间层143的表面143a的至少部分。在一些实施例中，金属层144可以 基本填充凹槽242。
[0048] 参照图3F，可以平坦化金属层144以暴露ESL 11、ILD层12、间隔件142和/或中 间层143的表面。在一些实施例中，金属层144的顶面144b可以平坦化为与部分ESL 11 的顶面、ILD层12的顶面、间隔件142的顶面和/或部分中间层143的顶面基本共面。可 以通过CMP工艺和/或任何其他合适的工艺实现该平坦化。
[0049] 参照图3G，可以在形成金属层144之后形成保护层145。保护层145可以位于金属 层144之上。在本发明的一些实施例中，可以以使保护层145和金属层144接触的方式来 形成保护层145。在一些实施例中，在形成保护层145之后，金属层144可以包括非均匀的 厚度。在一些实施例中，保护层145的顶面145a可以形成为与部分ESL 11的顶面、ILD层 12的顶面、间隔件142的顶面和/或部分中间层143的顶面基本共面。在形成保护层145 之后，也形成栅极结构14,栅极结构14包括栅极介电层141、间隔件142、中间层143、金属 层144和保护层145。如此形成的栅极结构14可以与图2A或图2B中示出的栅极结构14 类似。
[0050] 在本发明的一些实施例中，在平坦化金属层144之后，可以通过使金属层144的顶 面144b经受处理来形成保护层145。在一些实施例中，该处理可以包括在金属层144的至 少部分中引起化学反应。在一些实施例中，该处理可以包括氧化金属层144的至少部分和 /或其他合适的工艺。在一些实施例中，处理可以包括集成测量闭环控制（MCLC)。
[0051] 在本发明的一些实施例中，保护层145可以包括诸如Alx0y、W x0y的金属氧化物、其 他合适的材料和/或它们的组合。在一些实施例中，蚀刻保护层145的速率与蚀刻金属层 144的速率不同。在一些实施例中，关于给定的蚀刻剂，保护层145的蚀刻速率与金属层144 的蚀刻速率的比率可以在从约1/10至约1/100的范围内。
[0052] 参照图3H，可以在ESL 11、ILD层12和/或栅极结构14之上形成ILD层13。ILD 层13可以包括任何合适的材料和任何合适的厚度。可以通过包括但不限于CVD、PVD、ALD 和PECVD的任何合适的工艺形成ILD层13。在一些实施例中，ILD层13可以包括一种或多 种材料和/或一个或多个介电层。
[0053] 参照图31，在形成ILD层13之后，可以形成至少一个开口 15以暴露源极/漏极 区102。可以通过去除ESL 11、ILD层12和/或ILD层13的部分来形成开口 15。在本发 明的一些实施例中，可以通过蚀刻来形成开口 15。在一些实施例中，在形成开口 15之后，可 以使用蚀刻剂（包括但不限于酸）清洗开口 15。
[0054] 在形成开口 15之后，可以形成至少一个接触件16以到达如图1所示的半导体结 构1。接触件16可以将源极/漏极区102电连接至半导体结构1外部的电路元件。接触 件16可以包括本文中所描述的任何合适的材料并且可以通过本文中所描述的任何合适的 工艺形成。在一些实施例中，接触件16可以包括一种或多种材料和/或一个或多个层。
[0055] 在本发明的一些实施例中，半导体结构1可以包括如图2A所示的栅极结构14。栅 极结构14可以包括栅极介电层141、间隔件142、中间层143、金属层144和保护层145。保 护层145可以包括侧面1451、侧面1452和中间部分1453。在一些实施例中，侧面1451处 的保护层145的厚度（DD和/或侧面1452处的保护层145的厚度（D 2)大于中间部分1453 处的保护层145的厚度。
[0056] 由于本发明的一些实施例的保护层145在侧面1451和/或侧面1452处的厚度大 于在中间部分1453处的厚度，所以蚀刻剂将不太可能蚀刻穿过保护层145并到达金属层 144,从而不会引起金属层144的不期望的蚀刻。换句话说，本发明的半导体结构1的保护 层145可以提供防止蚀刻剂到达金属层144的更好的保护，从而产生较少故障的器件和改 进的制造产量。
[0057] 根据本发明的一个实施例，一种半导体结构包括第一层、金属层和第二层。第一层 包括凹进表面。金属层位于凹进表面的部分之上。第二层位于金属层之上并且由凹进表面 限定。第二层包括顶面、第一侧面和第二侧面。关于金属层的蚀刻剂的蚀刻速率大于关于 第二层的蚀刻剂的蚀刻速率。第二层的中间的第二层的厚度小于第一侧面或第二侧面处的 第二层的厚度。
[0058] 在上述半导体结构中，其中，所述金属层包括41、1^了&11?11、11~和沉~中的至 少一种。
[0059] 在上述半导体结构中，其中，所述第二层包括氧化铝和氧化钨中的至少一种。
[0060] 在上述半导体结构中，其中，所述第二层位于所述第二层的中间的厚度小于所述 第二层位于所述第一侧面处的厚度和所述第二层位于所述第二侧面处的厚度。
[0061 ] 在上述半导体结构中，其中，所述第二层位于所述第二层的中间的厚度小于所述 第二层位于所述第一侧面处的厚度和所述第二层位于所述第二侧面处的厚度，其中，所述 第一侧面处的所述第二层的厚度大于所述第二侧面处的所述第二层的厚度。
[0062] 在上述半导体结构中，其中，所述第二层位于所述第二层的中间的厚度小于所述 第二层位于所述第一侧面处的厚度和所述第二层位于所述第二侧面处的厚度，其中，所述 第一侧面处的所述第二层的厚度大于所述第二侧面处的所述第二层的厚度，其中，所述第 二层位于所述第二侧面处的厚度与所述第二层位于所述第二层的中间的厚度的比率大于 1. 2〇
[0063] 在上述半导体结构中，其中，所述第二层位于所述第二层的中间的厚度小于所述 第二层位于所述第一侧面处的厚度和所述第二层位于所述第二侧面处的厚度，其中，所述 第一侧面处的所述第二层的厚度大于所述第二侧面处的所述第二层的厚度，其中，所述第 二层位于所述第二侧面处的厚度与所述第二层位于所述第二层的中间的厚度的比率大于 1.2,其中，所述第二层位于所述第二侧面处的厚度与所述第二层位于所述第二层的中间的 厚度的比率大于4。
[0064] 在上述半导体结构中，其中，所述第二层位于所述第二层的中间的厚度小于所述 第二层位于所述第一侧面处的厚度和所述第二层位于所述第二侧面处的厚度，其中，所述 第一侧面处的所述第二层的厚度大于所述第二侧面处的所述第二层的厚度，其中，所述第 一侧面处的所述第二层的厚度介于lA和500A之间。
[0065] 在上述半导体结构中，其中，所述蚀刻剂包括研磨料、表面活性剂、有机Κ0Η或 ΝΗ40Η〇
[0066] 在上述半导体结构中，其中，所述蚀刻剂相对于所述第二层的蚀刻速率与所述蚀 刻剂相对于所述金属层的蚀刻速率的比率在从约1/10至约1/100的范围内。
[0067] 在上述半导体结构中，其中，所述半导体结构还包括：间隔件，包括顶面并且围绕 所述金属层的部分和所述第二层的部分。
[0068] 在上述半导体结构中，其中，所述半导体结构还包括：间隔件，包括顶面并且围绕 所述金属层的部分和所述第二层的部分，其中，所述间隔件的所述顶面与所述第二层的所 述顶面基本共面。
[0069] 在上述半导体结构中，其中，所述第一层包括高K介电层。根据本发明的另一实施 例，一种半导体结构包括替换栅极结构，替换栅极结构包括金属层、抗蚀刻层和介电层。金 属层包括第一侧面和第二侧面。抗蚀刻层位于金属层之上。介电层围绕金属层和抗蚀刻层。 关于抗蚀刻层的蚀刻剂的蚀刻速率小于关于金属层的蚀刻剂的蚀刻速率。金属层的中间的 金属层的厚度大于第一侧面和/或第二侧面处的金属层的厚度。
[0070] 在上述半导体结构中，其中，所述金属层包括41、1^了&11?11、1^和沉~中的至 少一种。
[0071 ] 在上述半导体结构中，其中，所述金属层位于所述金属层的中间的厚度比所述金 属层位于所述第一侧面处的厚度和所述金属层位于所述第二侧面处的厚度中的较大的厚 度大至少5%。
[0072] 在上述半导体结构中，其中，所述金属层位于所述金属层的中间的厚度比所述金 属层位于所述第一侧面处的厚度和所述金属层位于所述第二侧面处的厚度中的较小的厚 度大所述金属层位于所述金属层的中间的厚度的从约5%至约90%的范围内。
[0073] 在上述半导体结构中，其中，所述金属层的上表面与所述抗蚀刻层的底面接触。
[0074] 根据本发明的另一实施例，一种形成半导体结构的方法包括：形成第一层，第一层 包括凹进表面，在凹进表面的部分之上形成金属层，以及形成第二层，第二层位于金属层之 上并且由凹进表面限定。金属层包括顶面。第二层包括第一侧面和第二侧面。关于金属层 的蚀刻剂的蚀刻速率大于关于第二层的蚀刻剂的蚀刻速率，并且第二层的中间的第二层的 厚度大于第一侧面或第二侧面处的第二层的厚度。
[0075] 在上述方法中，其中，形成位于所述金属层之上的第二层包括处理所述金属层的 所述顶面。
[0076] 上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方 面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实 施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人 员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精 神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。
【主权项】
1. 一种半导体结构，包括： 第一层，包括凹进表面； 金属层，位于所述凹进表面的部分之上；W及 第二层，位于所述金属层之上并且由所述凹进表面限定，所述第二层包括顶面、第一侧 面和第二侧面， 其中，蚀刻剂相对于所述金属层的蚀刻速率大于所述蚀刻剂相对于所述第二层的蚀刻 速率，并且所述第二层位于所述第二层的中间的厚度小于所述第二层位于所述第一侧面处 或所述第二侧面处的厚度。2. 根据权利要求1所述的半导体结构，其中： 所述金属层包括Al、W、WN、TaN、Ru、TiN和WCN中的至少一种。3. 根据权利要求1所述的半导体结构，其中： 所述第二层包括氧化侣和氧化鹤中的至少一种。4. 根据权利要求1所述的半导体结构，其中： 所述第二层位于所述第二层的中间的厚度小于所述第二层位于所述第一侧面处的厚 度和所述第二层位于所述第二侧面处的厚度。5. 根据权利要求4所述的半导体结构，其中： 所述第一侧面处的所述第二层的厚度大于所述第二侧面处的所述第二层的厚度。6. 根据权利要求5所述的半导体结构，其中： 所述第二层位于所述第二侧面处的厚度与所述第二层位于所述第二层的中间的厚度 的比率大于1.2。7. 根据权利要求6所述的半导体结构，其中： 所述第二层位于所述第二侧面处的厚度与所述第二层位于所述第二层的中间的厚度 的比率大于4。8. 根据权利要求5所述的半导体结构，其中： 所述第一侧面处的所述第二层的厚度介于IA和500A之间。9. 一种半导体结构，包括： 替换栅极结构，包括： 金属层，包括第一侧面和第二侧面； 抗蚀刻层，位于所述金属层之上； 介电层，围绕所述金属层和所述抗蚀刻层； 其中，蚀刻剂相对于所述抗蚀刻层的蚀刻速率小于所述蚀刻剂相对于所述金属层的蚀 刻速率； 其中，所述金属层位于所述金属层的中间的厚度大于所述金属层位于所述第一侧面处 的厚度或所述金属层位于所述第二侧面处的厚度。10. -种形成半导体结构的方法，包括： 形成第一层，所述第一层包括凹进表面； 在所述凹进表面的部分之上形成金属层，所述金属层包括顶面；W及 形成第二层，所述第二层位于所述金属层之上并且由所述凹进表面限定，其中，所述第 二层包括第一侧面和第二侧面， 其中，蚀刻剂相对于所述金属层的蚀刻速率大于所述蚀刻剂相对于所述第二层的蚀刻 速率，并且所述第二层位于所述第二层的中间的厚度大于所述第二层位于所述第一侧面处 的厚度或所述第二层位于所述第二侧面处的厚度。
【文档编号】H01L21/28GK105990405SQ201510569372
【公开日】2016年10月5日
【申请日】2015年9月9日
【发明人】萧茹雄, 郑志成, 黄智睦
【申请人】台湾积体电路制造股份有限公司