层叠型电感元件以及通信装置的制造方法
【专利说明】层叠型电感元件以及通信装置
[0001]本申请是申请号为201420118908.8，申请日为2014年3月14日，发明名称为“层叠型电感元件以及通信装置”的发明专利申请的分案申请。
技术领域
[0002]本实用新型涉及层叠型电感元件，特别是涉及具备层叠磁性体层以及非磁性体层而成的层叠体、和构成电感器的一部分而形成在磁性体层的两主面的导体图案的层叠型电感元件。
[0003]该实用新型还涉及制造这种层叠型电感元件的制造方法。
[0004]该实用新型进而涉及使用了这种层叠型电感元件的通信装置。
【背景技术】
[0005]这种层叠型电感元件及其制造方法的一个例子被日本特开2009 - 111197号公报(参照第0052段)(专利文献I)以及日本特开2009 - 231331号公报(参照第0033、0040段)(专利文献2)公开。根据专利文献1，在烧结铁氧体基板的至少单面设置粘接膜。另夕卜，为了对层叠体赋予挠性，而使基板产生裂纹。此处，若产生裂纹，则导磁率降低，但导磁率根据裂纹的状态而发生变化。因此，槽有规则性地形成于基板，使该槽的部分产生裂纹。由此，能够赋予挠性，并且使产生裂纹后的磁特性稳定。
[0006]另外，根据专利文献2，为了将陶瓷基板分割为层叠体的单片，在陶瓷基板形成分割槽。具体而言，分割槽通过以所希望的压力使按压在陶瓷基板的另一主面的划片刀移动而形成。接着，使经由保护片按压在陶瓷基板的一个主面的辊沿着陶瓷基板移动。由此，陶瓷基板变形而分割槽打开，陶瓷基板沿着分割槽被分割。
[0007]然而，若在烧结前的阶段在基板上形成槽，则由于构成基板的一个主面以及另一主面的非对称性而在烧结时产生翘曲。该翘曲会成为损害断开(单片化)基板而得到的各元件的平坦性(共面性)的、妨碍轻薄化的重要因素。
【实用新型内容】
[0008]因此，本实用新型的主要的目的在于提供一种能够使厚度变薄的层叠型电感元件及其制造方法、以及通信装置。
[0009]按照本实用新型的层叠型电感元件(10:在实施例中相当的附图标记。以下相同)具备:包括磁性体层(12a)的层叠体(12)、设置在层叠体并将磁性体层作为磁性体磁芯的线圈状导体图案(16、16、……、18、18、……)、形成在层叠体的一个主面的多个第I焊盘电极(14a、14a、……)、和以与多个第I焊盘电极成为对称形的方式形成在层叠体的另一主面的多个第2焊盘电极(14b、14b、……)，线圈状导体图案的一端以及另一端分别与多个第I焊盘电极中的2个第I焊盘电极电连接，上述多个第2焊盘电极均被电开放。
[0010]优选，层叠体从上述层叠体的层叠方向观察的形状为矩形，多个第I焊盘电极沿着层叠体的长边方向形成为2列。
[0011]优选，多个第I焊盘电极的个数为3个以上，上述多个第I焊盘电极中的未与上述线圈状导体图案连接的焊盘电极均被电开放。
[0012]优选，上述层叠体包括被配置成与上述磁性体层的两主面重叠的非磁性体层。
[0013]按照本实用新型的层叠型电感元件的制造方法是按照每个分割单元分割具备由第I最外层(BS1、BS1，)以及第2最外层(BS4、BS4，)夹住磁性体层(BS2?BS3、BS2，?BS3’ )的构造的集合基板来制造层叠型电感元件(10)的方法，具备:形成贯通第I最外层的多个第I通孔(HL1、HL1、……，HL1’、HL1’、……)的第I工序、在第I最外层的上表面或者磁性体层的下表面形成多个第I导体图案(16、16、……)的第2工序、形成贯通磁性体层的多个第 2 通孔(HL2、HL2、......，HL3、HL3、......，HL2’、HL2’、......，HL3’、HL3’、......)
的第3工序、在磁性体层的上表面或者第2最外层的下表面形成多个第2导体图案(18、18、……)的第4工序、按照每个分割单元进行在第I最外层的下表面形成多个第I焊盘电极(14a、14a、……)并经由2个第I通孔将2个第I焊盘电极分别与多个第I导体图案的2点连接的作业的第5工序、以与多个第I焊盘电极成为对称形的方式在第2最外层的上表面形成多个第2焊盘电极(14b、14b、……)的第6工序、和按照每个分割单元经由多个第2通孔呈螺旋状地连接多个第I导体图案以及多个第2导体图案来制成多个电感器的第7工序。
[0014]优选，还具备向定义分割单元的线按压划片器(26)的刃来在集合基板的长边方向以及短边方向上形成槽的第9工序。
[0015]在某方面，集合基板的主面呈长方形，第9工序包括沿着长方形的长边形成具有第I深度的第I槽的工序、以及沿着长方形的短边形成具有比第I深度浅的第2深度的第2槽的工序。
[0016]在另一方面，还具备在上述第9工序之前对上述集合基板进行烧结的第10工序。
[0017]优选，第5工序包括向多个第I通孔填充第I导电材料(PS1、PS1’ )的工序，第7工序包括向多个第2通孔填充第2导电材料(PS2、PS2’ )的工序。
[0018]优选，集合基板的厚度为0.6mm以下。
[0019]本实用新型的上述以及其它目的、特征、方面以及优点根据与附图相关联地理解的本实用新型所涉及的如下的详细说明而变得清楚。
【附图说明】
[0020]图1是表示分解本实施例的层叠型电感元件的状态的分解图。
[0021]图2A是表示形成层叠型电感元件的陶瓷片SHl的一个例子的俯视图，图2B是表示形成层叠型电感元件的陶瓷片SH3的一个例子的俯视图。
[0022]图3A是表示形成于陶瓷片SHl的下表面焊盘电极的一个例子的示意图，图3B是表示形成层叠型电感元件的陶瓷片SH4的一个例子的俯视图。
[0023]图4是表示本实施例的层叠型电感元件的外观的立体图。
[0024]图5是图4所示的层叠型电感元件的A — 剖视图。
[0025]图6A是表示陶瓷片SHl的制造工序的一部分的工序图，图6B是表示陶瓷片SHl的制造工序的另一部分的工序图。
[0026]图7A是表示陶瓷片SHl的制造工序的其他一部分的工序图，图7B是表示陶瓷片SHl的制造工序的又一部分的工序图。
[0027]图8A是表示陶瓷片SH2的制造工序的一部分的工序图，图8B是表示陶瓷片SH2的制造工序的另一部分的工序图，图8C是表示陶瓷片SH2的制造工序的其他一部分的工序图。
[0028]图9A是表示陶瓷片SH3的制造工序的一部分的工序图，图9B是表示陶瓷片SH3的制造工序的另一部分的工序图。
[0029]图1OA是表示陶瓷片SH3的制造工序的其他一部分的工序图，图1OB是表示陶瓷片SH3的制造工序的又一部分的工序图。
[0030]图1IA是表示陶瓷片SH4的制造工序的一部分的工序图，图1lB是表示陶瓷片SH4的制造工序的另一部分的工序图。
[0031]图12是表示印刷焊盘电极的载体膜的一个例子的俯视图。
[0032]图13A是表不层萱型电感兀件的制造工序的一部分的工序图，图13B是表不层萱型电感兀件的制造工序的另一部分的工序图，图13C是表不层萱型电感兀件的制造工序的其他一部分的工序图。
[0033]图14A是表不层萱型电感兀件的制造工序的又一部分的工序图，图14B是表不层萱型电感兀件的制造工序的另一部分的工序图，图14C是表不层萱型电感兀件的制造工序的其他一部分的工序图，图14D是表示层叠型电感元件的制造工序的又一部分的工序图。
[0034]图15A是表示其它实施例中的陶瓷片SHl的制造工序的一部分的工序图，图15B是表示其它实施例中的陶瓷片SHl的制造工序的另一部分的工序图。
[0035]图16A是表示其它实施例中的陶瓷片SHl的制造工序的其他一部分的工序图，图16B是表示其它实施例中的陶瓷片SHl的制造工序的又一部分的工序图。
[0036]图17A是表示其它实施例中的陶瓷片SH2的制造工序的一部分的工序图，图17B是表示其它实施例中的陶瓷片SH2的制造工序的另一部分的工序图。
[0037]图18A是表示其它实施例中的陶瓷片SH2的制造工序的其它一部分的工序图，图18B是表示其它实施例中的陶瓷片SH2的制造工序的又一部分的工序图。
[0038]图19A是表示其它实施例中的陶瓷片SH3的制造工序的一部分的工序图，图19B是表示其它实施例中的陶瓷片SH3的制造工序的另一部分的工序图。
[0039]图20A是表示其它实施例中的陶瓷片SH3的制造工序的其它一部分的工序图，图20B是表示其它实