专利名称：一种应用于电源管脚的静电保护电路的制作方法
—种应用于电源管脚的静电保护电路技术领域
本发明主要涉及静电保护电路设计领域，特指一种应用于电源管脚的静电保护电路。
背景技术：
集成电路芯片与外界的接口必然会有静电泄放(ESD :electrostatic discharge) 问题。当一个高电势的带电体接触到电路的外引脚时，静电泄放现象就会发生。由于芯片每个输入或输出引脚的电容很小，所以ESD产生的电压很大，可能损坏芯片上的器件，导致芯片失效。为了减轻ESD的问题，芯片IO通常会采用ESD保护电路，通常是将外部电荷放电箝位到VDD或者GND，从而限制了加到芯片内部电路上的电压。由于ESD本身的电路结构不同， 在保护电路的同时也引入了一些严重问题，其一是ESD保护电路在节点对地和VDD间引入相当大的电容，降低了工作速度和电路输入输出端口的匹配度；其二是ESD器件会将电源和地信号上的噪声耦合到电路的输入，从而影响了信号的质量；其三是ESD电路若设计不当，可能会导致在静电泄放时导致CMOS电路发生闩锁效应。发明内容
本发明要解决的问题就在于针对现有技术存在的技术问题，提出一种应用于电源管脚的静电保护电路。本发明提出的解决方案为本电路通过RC电路对静电脉冲的响应特性，控制MOS管瞬时导通,打开对地的静电泄放通路,调节RC的值可以控制静电泄放的时间t，t时间后静电泄放通路会关断，完成静电泄放，保护电源管脚不受静电损坏。
图1是本发明的电路原理示意图；·具体实施方式
以下将结合附图和具体实施对本发明做进一步详细说明。如图1所示，假设静电是一个阶跃信号us，假设MOS管Mp M2、M3、M4对应的阈值电压分别为Vth1、Vth2、Vth3和VTH4，栅极电压分别为Vt^Ve2A3和Ve4，则PMOS管M1的栅极电压Vei可以表示为f —VGX{t) = Us1-/7VJ其中t表示时间，τ是时间常数，即T=R1Cp 即电压值从O逐渐增大，当时间趋于无穷大时，Vgi=程，其临界条件即(I)根据是⑴可知，Vgi随着时间的变化， :US’即PMOS管M1会有从打开到关断的过
权利要求
1.一种应用于电源管脚的静电保护电路，其特征在于电源管脚信号VDD连接到电阻RpPMOS管M1的源极以及NMOS管M4的漏极；地信号GND 连接到电容C1、电容C2, NMOS管M3的源极以及NMOS管M4源极；电阻R1另一端连接到PMOS 管M1的栅极和电容C1的一端，电阻R2的一端连接到PMOS管M1的漏极和PMOS管M2的源极， 另一端连接到电容C2和PMOS管M2的栅极；NM0S管M3栅极接偏置信号VB ；NM0S管M4的栅极连接到PMOS管M2和NMOS管M3的漏极。
全文摘要
本发明公开了一种应用于电源管脚的静电保护电路。本电路通过电阻电容串联(RC)电路对静电脉冲的响应特性，控制MOS管瞬时导通，打开对地的静电泄放通路，调节RC的值可以控制静电泄放的时间，时间后静电泄放通路会关断，完成静电泄放，保护电源管脚不受静电损坏。
文档编号H02H9/04GK103001205SQ20121043188
公开日2013年3月27日 申请日期2012年11月2日 优先权日2012年11月2日
发明者蒋仁杰 申请人:长沙景嘉微电子股份有限公司