Cdm静电保护电路的制作方法
【专利摘要】本发明的CDM静电保护电路，包括输入/输出引脚、电源输出端、接地端以及功能单元，所述功能单元分别与所述输入/输出引脚、电源输出端和接地端连接；第一级保护单元，所述第一级保护单元分别与所述电源输出端和所述接地端连接；第二级保护单元，所述第二级保护单元分别与所述电源输出端和所述接地端连接，并且，所述第一级保护单元与所述第二级保护单元之间串联有一电感线圈以及钳位电路，所述钳位电路与所述电源输出端和所述接地端连接。本发明中，当产生静电脉冲时，脉冲电压主要加在电感线圈两端，使得被保护单元两端电压不会随着静电脉冲的迅速上升，同时，静电脉冲经过第一级保护单元和第二级保护单元释放，实现对功能单元的保护。
【专利说明】CDM静电保护电路
【技术领域】
[0001 ] 本发明涉及集成电路静电保护电路设计领域，尤其涉及一种CDM静电保护电路。
【背景技术】
[0002]集成电路在制造、装配和测试或在最终的应用中，很容易遭受到制造或者使用过程中的破坏性静电放电(ESD)，从而使得集成电路受到静电的损伤。
[0003]ESD通常由高压电势(例如几千伏)放电产生，并且导致短持续时间高电流的脉冲。ESD测试模型通常分为三类，第一类是由于人与IC接触产生，通常对应该类型的ESD可以制作HBM(human body model)类型的ESD保护电路，HBM类型的ESD脉冲上升时间大约为1ns ;第二类是由于机械设备与IC的接触而产生，通常对应该类型的ESD可以制作丽(machine model)类型的ESD保护电路；第三类是由于IC自身的带电而产生，其放电可以通过IC的单个引脚发生,这种类型的ESD可以制作CDM(charged-device-model)类型的ESD保护电路来进行放电保护，而CDM类型的ESD脉冲上升时间为小于0.2ns。
[0004]HBM类型和MM类型的ESD保护电路通常通过和IC输入/输出引脚耦接的放电电路实现，从而将IC输入/输出引脚上的静电释放掉，减小IC静电对内部的功能单元的损伤。而对于CDM类型ESD，电荷通常积聚在衬底内，因此CDM ESD保护电路需要将电荷从衬底内释放掉。为了保护IC免受CDM ESD的损伤，在现有技术中，如图1所示，通常将衬底(GND端)和输入/输出引脚13之间设置ESD保护单元11，ESD保护单元11包括两级保护电路，两级保护电路之间通过串联一电阻12，ESD保护单元在衬底和输入/输出引脚13之间形成放电通道，该放电通道在IC正常工作期间不工作，即表现出低泄露，即高电阻率，在ESD放电期间工作，即表现出低电阻率，形成放电通路，从而将衬底内的电荷释放。但是，由于ESD脉冲的电压太高，时间太短，功能单元10的MOS晶体管的栅氧非常容易被击穿。
[0005]同样的，在图2中所示的ESD静电保护电路，尽管在功能单元20的衬底(接GND端)和输入\输出引脚23之间设置了 ESD静电保护单元21，静电保护单元21的两级保护电路之间串联一电阻22。在产生静电脉冲时，功能单元20中的MOS晶体管的栅氧很容易被击穿。
【发明内容】
[0006]本发明的目的在于，提供一种CDM静电保护电路，避免电路中短时间内上升的静电脉冲高电压导致功能单元的MOS晶体管的栅氧被击穿。
[0007]为解决上述技术问题，本发明提供一种CDM静电保护电路，包括:
[0008]输入/输出引脚、电源输出端、接地端以及功能单元，所述功能单元分别与所述输入/输出引脚、所述电源输出端和所述接地端连接；
[0009]第一级保护单元，所述第一级保护单元分别与所述电源输出端和所述接地端连接;
[0010]第二级保护单元，所述第二级保护单元分别与所述电源输出端和所述接地端连接，并且，所述第一级保护单元与所述第二级保护单元之间串联有一电感线圈；以及[0011 ] 钳位电路，所述钳位电路与所述电源输出端和所述接地端连接。
[0012]可选的，所述电感线圈为环形结构。
[0013]可选的，所述电感线圈为金属线圈或多晶硅线圈。
[0014]可选的，所述电感线圈位于所述功能单元和所述输入\输出引脚之间。
[0015]可选的，所述电感线圈位于所述输入\输出引脚下方，贴近所述输入\输出引脚。
[0016]可选的，所述第一级保护单元包括第一PMOS晶体管和第一NMOS晶体管，所述第一PMOS晶体管和所述第一 NMOS晶体管的漏极相连。
[0017]可选的，所述第一PMOS晶体管的栅极通过电阻接电源输出端，所述第一NMOS晶体管的栅极通过电阻接地。
[0018]可选的，所述第二级保护单元包括第二 PMOS晶体管和第二 NMOS晶体管，所述第二PMOS晶体管和所述第二 NMOS晶体管的漏极相连。
[0019]可选的，所述第二PMOS晶体管的栅极和源极接电源输出端，所述第二NMOS晶体管的栅极和源极接地。
[0020]可选的，所述第一级保护单元包括第一 NMOS晶体管，所述第一 NMOS晶体管的漏极接所述输入/输出引脚。
[0021]可选的，所述第二级保护单元包括第二 NMOS晶体管，所述第二 NMOS晶体管的漏极接所述输入/输出引脚。
[0022]可选的，所述钳位电路包括电阻、电容和NMOS晶体管，所述NMOS晶体管的栅极连接所述电阻和所述电容。
[0023]可选的，所述功能单元包括PMOS晶体管和NMOS晶体管，所述PMOS晶体管和所述NMOS晶体管的栅极相连，所述栅极连接所述输入/输出引脚。
[0024]与现有技术相比，本发明的CDM静电保护电路具有以下优点:
[0025]本发明提供的CDM静电保护电路，包括输入/输出引脚、电源输出端、接地端以及功能单元，所述功能单元分别与所述输入/输出引脚、电源输出端和接地端连接；第一级保护单元，所述第一级保护单元分别与所述电源输出端和所述接地端连接；第二级保护单元，所述第二级保护单元分别与所述电源输出端和所述接地端连接，并且，所述第一级保护单元与所述第二级保护单元之间串联有一电感线圈以及钳位电路，所述钳位电路与所述电源输出端和所述接地端连接。本发明的CDM静电保护电路，在第一级保护单元和第二辑保护单元之间串联有一电感线圈，当衬底中产生ESD静电脉冲时，使得脉冲电压主要加在电感线圈两端，使得被保护单元两端的电压不会随着静电脉冲的上升而迅速上升，同时在这个过程中，静电脉冲可以经过第一级保护单元和第二级保护单元释放到接地端，实现对功能单元的保护。
【专利附图】
【附图说明】
[0026]图1为现有技术中CDM静电保护电路的电路图；
[0027]图2为现有技术中开源的CDM静电保护电路的电路图；
[0028]图3为本发明的CDM静电保护电路的电路图；
[0029]图4为本发明中第一实施例中CDM静电保护电路的电路图；
[0030]图5为本发明的CDM静电保护电路中电感线圈的结构示意图；
[0031]图6为本发明中第二实施例中CDM静电保护电路的电路图。
【具体实施方式】
[0032]下面将结合示意图对本发明的CDM静电保护电路进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
[0033]在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
[0034]本发明的核心思想在于，提供的CDM静电保护电路，在第一级保护单元和第二辑保护单元之间串联有一电感线圈，当衬底中产生ESD静电脉冲时，使得脉冲电压主要加在电感线圈两端，使得被保护单元两端的电压不会随着静电脉冲的上升而迅速上升，同时在这个过程中，静电脉冲可以经过第一级保护单元和第二级保护单元释放到接地端，实现对功能单元的保护。并且，将所述感应线圈设置在所述输入\输出引脚的下方，可以不额外增加芯片的面积。
[0035]具体的结合上述核心思想，本发明的CDM静电保护电路的电路图参考图3所示，具体包括:
[0036]输入/输出引脚33、电源输出端VDD、接地端GND以及功能单元30，所述功能单元30分别与所述输入/输出引脚33、所述电源输出端VDD和所述接地端GND连接。所述功能单元30为被保护的电路单元，是IC芯片中起主要作用的部分。所述输入/输出引脚33接O电位，IC芯片中的静电荷主要来自于衬底中的电子，因此，电子会向电位高的输入/输出引脚33跑，形成静电脉冲。
[0037]第一级保护单元32，所述第一级保护单元32分别与所述电源输出端VDD和所述接地端GND连接。
[0038]第二级保护单元31，所述第二级保护单元31分别与所述电源输出端VDD和所述接地端GND连接，并且，所述第一级保护单元32与所述第二级保护单元31之间串联有一电感线圈35。
[0039]钳位电路34，所述钳位电路34分别与所述电源输出端VDD和所述接地端GND连接。所述钳位电路34为VDD与GND之间的ESD保护电路，当有ESD静电脉冲发生时，将脉冲电流从VDD泄放到GND，让VDD上的电压被钳位住。
[0040]第一实施例
[0041]参考图4所示，所述功能单元30包括PMOS晶体管301和NMOS晶体管302，所述PMOS晶体管301的栅极和所述NMOS晶体管302的栅极相连，所述PMOS晶体管301漏极和所述NMOS晶体管302的漏极相连，所述PMOS晶体管301的栅极与所述输入\输出引脚33相连。所述PMOS晶体管301的源极连接VDD，所述NMOS晶体管302的源极连接GND。
[0042]所述第二级保护单元31为GGM0S，所述第二级保护单元31包括第二 PMOS晶体管311和第二 NMOS晶体管312，所述第二 PMOS晶体管311的漏极和第二所述NMOS晶体管312的漏极相连，所述第二 PMOS晶体管311的栅极和源极接VDD，所述第二 NMOS晶体管312的栅极和源极接GND。
[0043]所述第一级保护单元32为GCM0S，所述第一级保护单元32包括第一 PMOS晶体管321和第一 NMOS晶体管322，所述第一 PMOS晶体管321的漏极和所述第一 NMOS晶体管322的漏极相连，所述第一 PMOS晶体管321的栅极通过电阻接VDD，所述第一 NMOS晶体管322的栅极通过电阻接GND。通常所述第一级保护单元32起主要的静电保护作用，所述第一级保护单元32的开启电压比所述第二级保护单元31的开启电压低，当有静电脉冲时，所述第一级保护单元32便会迅速开启，使得电流被释放掉，而所述第二级保护单元31起辅助保护的作用，避免电流流向所述功能单元30。
[0044]所述钳位电路34包括电阻R、电容C和NMOS晶体管，所述NMOS晶体管的栅极连接所述电阻R的一端和所述电容C的一端，所述NMOS晶体管的漏极连接所述电容C的另一端，并连接VDD，所述NMOS晶体管的源极连接所述电阻R的另一端，并连接GND。
[0045]参考图5所示，在本实施例中，所述电感线圈35为环形结构，为了不增加芯片的面积，发明人将所述电感线圈设置在所述输入\输出引脚33和所述功能单元30之间，较佳的，将所述电感线圈设置在所述输入\输出引脚33下方，并贴近所述输入\输出引脚33。所述电感线圈35为金属线圈或多晶硅线圈，电感为L= 1ηΗ-5ηΗ。在本实施例中，所述电感线圈不只限于为环形结构，例如正方环形、圆环形、多边环形等结构，此亦在本发明保护的思想范围之内。
[0046]当电路中产生静电脉冲时，例如，CDM类型下的脉冲电流的峰值为6A，脉冲上升时间为0.1ns，假设电感线圈的电感为InH，由于所述电感线圈35的存在，电感两端的电压V=L* (di/dt)，那么电感两端的电压为60V，使得静电脉冲经过所述第一级保护单元32之后主要加在电感线圈两端，而不会流向所述第二级保护单元31，甚至所述功能单元30，使得所述功能单元30中的PMOS晶体管301和NMOS晶体管302相连的栅极上电压较小，可以有效的保护功能单元30中MOS晶体管的栅氧。之后，静电脉冲主要通过所述第一级保护单元32释放掉。电流的路径如图4中的箭头所示，电流的流向从输入/输出引脚33流经第一级保护单元32、VDD、钳位电路34，最后释放到GND端，或者电流也可以沿输入/输出引脚33流经第一级保护单元32释放到GND端。
[0047]第二实施例
[0048]参考图6所示，所述第二级保护单元41和所述第一级保护单元42采用开源的连接方式，所述第二级保护单元41包括第二 NMOS晶体管，所述第二 NMOS晶体管的漏极接所述输入/输出引脚43，所述第二 NMOS晶体管的栅极和源极连接GND。所述第一级保护单元42包括第一 NMOS晶体管，所述第一 NMOS晶体管的漏极接所述输入/输出引脚43，所述第一 NMOS晶体管的栅极和源极连接GND。同样的，在所述第二级保护单元41和所述第一级保护单元42之间串联一电感线圈45。本实施例中的,所述功能单元40、所述钳位电路44、所述电感线圈45与第一实施例中的结构及连接关系相同，在此不再赘述。
[0049]同理，与第一实施例相同，当有静电脉冲产生时，电感线圈45可以有效的阻碍电路中的电流迅速上升，延长静电脉冲上升的时间，使得脉冲电压主要加在所述电感线圈45两端，不会经过第二级保护单元41流向所述功能单元40，从而破坏所述功能单元40。在本实施例中，电流的路径如图6中箭头的，电流由输入/输出引脚43流经第一级保护单元42释放到GND端。
[0050]综上所述，本发明提供的CDM静电保护电路，包括输入/输出引脚、电源输出端、接地端以及功能单元，所述功能单元分别与所述输入/输出引脚、电源输出端和接地端连接；第一级保护单元，所述第一级保护单元分别与所述电源输出端和所述接地端连接；第二级保护单元，所述第二级保护单元分别与所述电源输出端和所述接地端连接，并且，所述第一级保护单元与所述第二级保护单元之间串联有一电感线圈以及钳位电路，所述钳位电路与所述电源输出端和所述接地端连接。本发明的CDM静电保护电路，在第一级保护单元和第二辑保护单元之间串联有一电感线圈，当衬底中产生ESD静电脉冲时，使得脉冲电压主要加在电感线圈两端，使得被保护单元两端的电压不会随着静电脉冲的上升而迅速上升，同时在这个过程中，静电脉冲可以经过第一级保护单元和第二级保护单元释放到接地端，实现对功能单元的保护。
[0051]显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
【权利要求】
1.一种CDM静电保护电路，其特征在于，包括: 输入/输出引脚、电源输出端、接地端以及功能单元，所述功能单元分别与所述输入/输出引脚、所述电源输出端和所述接地端连接； 第一级保护单元，所述第一级保护单元分别与所述电源输出端和所述接地端连接； 第二级保护单元，所述第二级保护单元分别与所述电源输出端和所述接地端连接，并且，所述第一级保护单元与所述第二级保护单元之间串联有一电感线圈；以及 钳位电路，所述钳位电路与所述电源输出端和所述接地端连接。
2.如权利要求1所述的CDM静电保护电路，其特征在于，所述电感线圈为环形结构。
3.如权利要求2所述的CDM静电保护电路，其特征在于，所述电感线圈为金属线圈或多晶娃线圈。
4.如权利要求2所述的CDM静电保护电路，其特征在于，所述电感线圈位于所述功能单元和所述输入\输出引脚之间。
5.如权利要求4所述的CDM静电保护电路，其特征在于，所述电感线圈位于所述输入\输出引脚下方，贴近所述输入\输出引脚。
6.如权利要求1-5中任意一项所述的CDM静电保护电路，其特征在于，所述第一级保护单元包括第一 PMOS晶体管和第一 NMOS晶体管，所述第一 PMOS晶体管和所述第一 NMOS晶体管的漏极相连。
7.如权利要求6所述的CDM静电保护电路，其特征在于，所述第一PMOS晶体管的栅极通过电阻接电源输出端，所述第一 NMOS晶体管的栅极通过电阻接地。
8.如权利要求6所述的CDM静电保护电路，其特征在于，所述第二级保护单元包括第二 PMOS晶体管和第二 NMOS晶体管，所述第二 PMOS晶体管和所述第二 NMOS晶体管的漏极相连。
9.如权利要求6所述的CDM静电保护电路，其特征在于，所述第二PMOS晶体管的栅极和源极接电源输出端，所述第二 NMOS晶体管的栅极和源极接地。
10.如权利要求1-5中任意一项所述的CDM静电保护电路，其特征在于，所述第一级保护单元包括第一 NMOS晶体管，所述第一 NMOS晶体管的漏极接所述输入/输出引脚。
11.如权利要求10所述的CDM静电保护电路，其特征在于，所述第二级保护单元包括第二 NMOS晶体管，所述第二 NMOS晶体管的漏极接所述输入/输出引脚。
12.如权利要求1所述的CDM静电保护电路，其特征在于，所述钳位电路包括电阻、电容和NMOS晶体管，所述NMOS晶体管的栅极连接所述电阻和所述电容。
13.如权利要求1所述的CDM静电保护电路，其特征在于，所述功能单元包括PMOS晶体管和NMOS晶体管，所述PMOS晶体管和所述NMOS晶体管的栅极相连，所述栅极连接所述输入/输出引脚。
【文档编号】H01L23/60GK104319271SQ201410555109
【公开日】2015年1月28日 申请日期:2014年10月17日 优先权日:2014年10月17日
【发明者】单毅 申请人:武汉新芯集成电路制造有限公司