专利名称：减少混合信号集成电路中的数字开关噪声的方法和装置的制作方法
技术领域：
本发明总的涉及含有数字逻辑电路和取样模拟电路的集成电路，尤其涉及在这些电路中减少数字开关噪声的方法和装置。
背景技术：
随着集成电路技术的进步，使得在实践中可以在单个的集成电路器件中包括越来越多的功能。现在的趋势是，将高精度的模拟电路组合在同一芯片上而成高性能的数字电路。但是，由于集成电路设计本质所决定，高精度的模拟电路受到开关数字逻辑电路时所产生的噪声的负面影响。例如，通常采用分立的电源对数字电路和模拟电路进行供电。与电源耦合的接地面相关的噪声会影响模拟电路的正常工作。
大多数的高精度模拟转换器是人们所知的取样转换器。对这些转换器进行“取样”是指仅在离散的时刻，使转换器的输入(或输出)出现。与连续模拟系统相比后者中的输入(或输出)是连续的。取样模拟系统中出现数字噪声会使动态范围减少许多dB，这样就使的性能变坏到这样的程度，即，无法维持混合信号器件中的应用。
许多因素会产生数字开关噪声。一种主要的噪声来源是同时切换多项器件输出时进行的数字总线输出的切换。由于输出块中涉及的电流，这将比纯内部数字电路产生相对为大量的噪声。然而，在采用同时切换许多内部节点的大同步系统的时候，内部噪声也是一个问题。
例如，考虑一种具有外围元件互换(PCI)接口的编译码器。这种芯片中出现的大部分数字噪声是由于读处理(即数据输出操作)期间PCI输出的切换而引起的。这些输出将在PCI钟控信号(最大延迟为11纳秒)的上升沿以后作双稳态切换(toggle)。如果PCI输出的双稳态切换与模拟取样是吻合的，那么转换会由于PCI切换而出现人工痕迹。由于取样时钟和PCI时钟是完全异步的，因而在器件的工作期间很可能会出现这种情况。
人们需要又一种操作混合信号器件的方法和装置，所采用的方式是，去掉(或者至少保持为最小)模拟电路取样期间数字噪声的负面影响。
发明概述在混合信号集成电路中，模拟信号和数字信号之间的变换包含根据系统时钟来产生取样使能信号。在取样使能信号之前，还根据系统时钟给出报警信号。随后，使报警信号与第二时钟信号同步，而第二信号是用作混合信号集成电路数字电路部分的钟控信号的。报警信号与数字电路耦合，并用来随时使数字电路断开，从而在没有数字产生的噪声的时候，使模拟电路能够进行工作。当警告信号脱离时，数字电路工作保持着。在本发明的一种实施例中，数字电路是PCI总线接口电路。
附图简述
图1是按照本发明的混合信号器件的方框图。
图2示出的是图1中的控制电路的方框图。
图3是典型的分时器电路。
图4A-4C是本发明的工作时序图。
实施本发明的最佳方案图1是按照本发明较佳实施例的混合信号集成电路(100)。在混合信号集成电路中，数字电路和模拟电路采用同一个衬底，该衬底一般为N型材料，采用该衬底制成的有源器件制成逻辑电路。
模拟电路含有一个编译码器，它由数—模转换电路(DAC)122以及模—数转换电路(ADC)124组成。在图1实施的实施例中，最好采用∑—Δ技术。但是，本发明中，可以采用任何一种取样A/D或D/A转换器技术。
从控制电路150得到的触发信号FOSR158馈送到DAC122和ADC124中的每一个内。FOSR用作取样使能信号，使每一转换电路能够对模拟信号进行取样，而转换成数字数据，或者通过数字数据转换而产生模拟信号。按照本较佳实施例，转换是在FOSR信号的上升沿处进行的，并且通常是在小于1个纳秒的时间里完成的。然而，应当注意的是，转换也可以是在FOSR的下降沿处进行，这没有偏离本发明的精神。
与转换电路122和124相关的是用来保持数据的缓冲器112和114，而这些数据或者是要被转换成模拟形式，或者是要存储模—数转换的结果。缓冲器112和114(例如FIFO)馈送到数字电路内，在本实施例中，该数字电路是一种总线接口。本较佳实施例中使用的接口是在PC行业中大都选用的外围元件交换(PCI)接口。需要指出的是，按照本发明，也可以采用其他的总线接口(如ISA)，并且这仅需要本领域中的普通技术人员的一般技能即可。
PCI宏110含有构成PCI接口的逻辑电路。宏110包括一个32位的输入101和32位的输出103。驱动器136和138从位于混合信号集成电路100外面的电路向宏110提供电接口。宏110包括一个与缓冲器112的32位连接，向DAC122传送数字数据，而转换成模拟信号。反之，缓冲器114和宏110之间的32位连接104提供一条代表由ADC124取样并经转换得到的模拟信号的数据的数据路径。
宏110包括内部产生的PCI时钟信号(PCI_CLK)，用以驱动含有该电路的逻辑电路。按照本发明，PCI时钟信号与控制电路150的时钟输入154耦合。PCI时钟信号也可以由片外时钟源来提供。采用这样一种结构，通过图中所示的虚线所示的路径，将从外部提供的PCI时钟信号与时钟输入154耦合。
宏110还包括一个耦合的输入，用来接收控制电路150生成的控制线156上提供的PCI_WARN信号。当PCI_WARN信号出现时，含有PCI宏110的逻辑电路通过强迫PCI DISCONNECT或RETRY来作出响应。通常情况下，市售的PCI芯线的接口包括一个禁止总线交换的输入信号。例如，本发明的较佳实施例采用了一种由Phoenix Technologies Ltd设计的PCI接口芯线，称之为PCI3232 SNF接口宏。宏接口提供了一个信号TAR FORCE RETRY PCI，它强迫在PCI总线上进行RETRY(重试)。PCI_WARN信号156与信号线TAR_FORCE_RETRY_PCI耦合，从而在出现PCI_warn时，有效地防止了在一个PCI总线周期内输出驱动器的双稳态触发。自然，本发明并非仅限于一种PCI芯线的设计。本发明可以用任何一种PCI芯线来实现。
如图1和图2所示，控制电路150包含一个N—等分的电路202(也称为分频器或分时器)，它有一个连接有外部时钟信号MCLK的输入152。从图中可以看到，取样使能信号158(FOSR)是通过由分时器电路202来划分外部时钟信号MCLK来产生的。需要注意的是，时钟信号MCLK可以是系统时钟，因而DAC和ADC的动作是与系统时钟同步的。MCLK也可以是于系统时钟分开的时钟信号。对于本发明来说，是否要采用特定的时钟信号源是不重要的。
下面接着进行描述。分时器电路202包括一个表示分时器的计数值的第二输出电路。如图3中所示的时刻，典型的分时器电路202的结构由J-K双稳态触发器302-306串联连接而成。分频器电路在数字技术领域中是一种基本技术，可以有许多种变化形式。正如读者可以看到的那样，分时器电路基本上是一个计数器，并且通过抽取双稳态电路302-306的输出的抽头，可以得到计数值。回过来再看图2，这样的计数值222从分时器馈送到译码器204的选择器输入处。正象下文中将参照时序图描述的那样，译码器204的编程使得对于计数器输出222的预定值，将输出‘1’值。译码器204的输出用作WARN脉冲源。
WARN脉冲224馈送到含有两个串联耦合的双稳态电路206和208的延迟电路。双稳态电路的时钟控制由来自PCI宏110的时钟信号154提供。其结果是，使WARN脉冲被延迟，从而在与PCI时钟信号即PCI_WARN信号同步的控制线156处，产生一个信号。其同步的原因将在下文中参照时序图进行说明。
下面参照图2以及图4A中的时序图，在外部时钟MCLK(N等分电路202的结果)的每一N/2周期(计数)处，给出一个信号FOSR。移位δ代表FOSR信号的传播延迟，并且为了描述清楚起见，图中作了放大。原则上讲，PCI总线交换可以通过在与提供FOSR相同的时刻，在控制线156上提供阻断信号(图1)而被禁止。但是，由于MCLK与PCI_CLK是异步的，所以，阻断信号与PCI接口中进行的切换是异步的。因此，阻断信号将与PCI_CLK的上升沿同时地或非常接近的时候出现。当数据输入变化太靠近上升沿的时候，含有逻辑电路的数据输入会进入亚稳态，并开始振荡。如果不对其进行控制，该振荡会传递到其他的电路，而引起故障。译码器204和含有双稳态电路206和208的延迟电路用来提供避免了PCI_CLK的上升沿的同步阻断信号。
下面继续进行说明。译码器204的编程产生如图所示的WARN脉冲224。这可以在一次计数期间每隔MCLK的(N/2-2)个计数通过输出逻辑高(HI)，而在所有其他的时间里输出逻辑低(LO)来完成。另一种采用标准译码器电路的方法是，用下面的Verilog码片段，可以构成一种等效的定制逻辑电路<pre listing-type="program-listing"><![CDATA[wire COUNTDONE＝(COUNT＝＝5’h00)；assign #2 HALF＝DIV＞＞1；//create a counter that counts from DIV to O on MCLKalways @ (posedge MCLK or negedge RESET_B) beginif(！RESET_B) COUNT＜＝#25’h0；elsebegin if(COUNTDONE)COUNT＜＝#2(DIV-1)； elseCOUNT＜＝(COUNT-1)； end endalways @ (posedge MCLK or negedge RESET_B) begin if(！RESET_B) begin FOSR＜＝#21’b0； WARN＜＝#21’b0； end else begin if(COUNT＝＝HALF) FOSR＜＝#21’b1； else if(COUNT＝＝(HALF-2)) WARN＜＝#21’b1； else if(COUNT＝＝(HALF-1)) WARN＜＝#21’b0； else if(COUNTDONE) FOSR＜＝#21’b0； end end]]></pre>如上所述，由于MCLK时钟信号是独立于PCI_CLK时钟信号产生的，WARN脉冲相对于PCI_CLK将是异步的。参照图4B，在PCI_CLK C0的上升沿处，WARN脉冲224锁存在双稳态电路206内，产生信号226(WARN1)，用来使脉冲224与PCI_CLK同步。在PCI_CLK的下一个上升沿处，双稳态电路208接着退出WARN1的时钟控制，产生与PCI宏110耦合的PCI_WARN信号156(图1)。
如上文中所讨论的那样，在PCI_CLK的上升沿上出现PCI数据的切换，其最大可能的延迟δp是11纳秒。例如，在图4B和图4C中，切换出现在时钟边沿C0、C2和C3处。正是在这些时刻，为了在模拟数据和数字数据之间进行转换，数据总线上的电气状态是最不好的。
回到图4B，读者可以看到，在时钟C1处，PCI_WARN是HI(高)。因此，PCI接口避免了其I/O的切换。所以，就保持了数据总线处的电稳定状态，而在该期间提供FOSR信号。这就使得DAC122和/或ADC124在模拟信号和时钟信号之间进行转换，而不会出现PCI切换的负面影响。PCI切换接着回到PCI_CLK的下一个上升沿C2。
下面参照图4A和4C来看略有不同的时序状态。这里，WARN信号224就在PCI_CLK上升沿之后，因而是不由双稳态电路206来锁存的。但是，却锁存在下一个时钟沿C4上，生成WARN1。在时钟C5处，当PCI_WARN为HI(高)时，PCI接口逻辑电路中的I/O切换被阻断。这就使得在出现FOSR信号的时候出现模—数转换。在没有出现PCI_WARN的时候，在时钟沿C6之前，是不会恢复PCI切换的。该时序状态描绘了在FOSR时钟沿之前的两个时钟周期必须产生WARN信号224，使PCI_WARN的时间与PCI时钟同步。
权利要求
1.一种在集成电路中的模拟信号和时钟信号之间进行转换的方法，所述集成电路具有数字逻辑电路和在所述模拟信号和数字信号之间进行转换的转换电路，所述数字逻辑电路的工作时序是基于第一时钟信号的，所述转换电路的工作时序是基于第二时钟信号的，其特征在于，所述方法包含根据第二时钟信号，产生一个第三时钟信号；根据第三时钟信号，提供一个报警信号；根据所述报警信号，在一定的时间里，阻断所述数字逻辑电路的切换；以及在阻断所述数字逻辑电路的切换时间内，在模拟信号和时钟信号之间进行转换。
2.如权利要求1所述的方法，其特征在于，所述转换的步骤是与所述第三时钟信号同步的。
3.如权利要求2所述的方法，其特征在于，所述报警信号是在所述第三时钟信号之前出现的。
4.如权利要求1所述的方法，其特征在于，它还包括使所述报警信号与所述第一时钟同步而产生第二报警信号，并使所述阻断步骤与所述第二报警信号同步。
5.如权利要求1所述的方法，其特征在于，它还包括，在所述阻断步骤之前，根据所述第一时钟脉冲，使所述报警信号延迟一段时间。
6.如权利要求1所述的方法，其特征在于，它还包括去掉所述报警信号，并且在去掉所述报警信号之后，恢复对所述数字逻辑电路的切换。
7.如权利要求1所述的方法，其特征在于，所述数字电路是一种总线接口电路。
8.如权利要求7所述的方法，其特征在于，所述总线接口电路是一种PCI总线接口。
9.一种集成电路，其特征在于，它包含衬底；位于所述衬底第一区域中的模拟电路，所述模拟电路具有第一控制端，根据所述第一控制端接收的第一控制信号，所述模拟电路用来在所述模拟信号和所述数字信号之间进行转换；位于所述衬底第二区域中的数字电路，所述数字电路具有第二控制端，根据所述第二控制端接收的第二控制信号，所述数字电路被阻断；输出第一时钟信号的第一时钟端；以及与所述第一时钟端耦合而用来产生多个所述第一控制信号和多个所述第二控制信号的装置，所述控制信号是根据所述第一时钟信号产生的，所述第一和第二控制输入端与所述产生装置耦合，分别接收所述第一和第二控制信号。
10.如权利要求16所述的集成电路，其特征在于，所述第一控制信号在第一逻辑电平和第二逻辑电平之间转换，而所述第二控制信号是在所述第一逻辑电平或所述第二逻辑电平上出现的信号。
11.如权利要求16所述的集成电路，其特征在于，所述产生装置包括一个分时器(divider)，它的一个输入端与所述时钟端耦合，而输出端提供所述第一控制信号，所述分时器还有一个表示输出当前值的输出端；所述产生装置还包括一个译码器，所述译码器有一个接收分时器的当前值的选择器输入端，所述译码器的输出端用来提供所述第二控制信号。
12.如权利要求16所述的集成电路，其特征在于，它还包括一个输出第二时钟信号的第二时钟端，所述第二时钟信号与所述数字电路耦合，从而提供驱动所述数字电路的时钟信号，所述第一和第二时钟信号是异步的；所述产生装置包括分时器，它的输入端用来接收所述第一时钟信号，而输出端产生第三时钟信号，所述第三时钟信号与所述第一控制输入端耦合，所述分时器还有一个输出端给出输出当前值；译码器，它有一个用来接收所述分时器的当前值的选择器输入端，和一个译码器输出端；以及延迟电路，它有一个输入端，用来接收所述译码器输出，所述延迟电路由所述第二时钟信号执行钟控，所述延迟电路有一个与所述第二控制输入端耦合的输出端。
13.如权利要求19所述的集成电路，其特征在于，它还包含一个位于所述衬底上的时钟电路，所述时钟电路的一个输出端与所述第二时钟端是耦合的。
14.如权利要求19所述的集成电路，其特征在于，它还包括位于所述衬底上用来接收一个外部产生的时钟信号的第一和第二时钟片，所述第一和第二时钟片分别与所述第一和第二时钟端耦合。
15.如权利要求16所述的集成电路，其特征在于，所述数字电路是一种总线接口电路。
16.如权利要求22所述的集成电路，其特征在于，所述总线接口电路是一种PCI总线接口。
全文摘要
一种混合信号集成电路100,它包含在模拟信号和时钟信号之间进行转换的模拟电路,所述集成电路包括产生转换使能信号(158)的电路,而使能信号使得模拟电路能够在模拟信号和时钟信号之间进行转换。该电路还在产生使能信号之前提供报警信号(156),用来在模拟电路工作期间,瞬时阻断数字电路。这样,就在模拟电路进行的转换期间,去掉了数字电路工作而引起的噪声人为痕迹。
文档编号H03M1/66GK1342342SQ00804531
公开日2002年3月27日 申请日期2000年2月29日 优先权日1999年3月4日
发明者C·P·A·坦恩 申请人:爱特梅尔股份有限公司