专利名称：跨时钟域信号同步处理电路的制作方法
技术领域：
本实用新型是一种信号同步处理电路，具体说是一种跨时钟域信号同步处理电路，属于数字电子产品制造领域。
背景技术：
在复杂的数字电路系统中，单一的时钟已经很难满足所有的设计要求，越来越多的应用采用多时钟设计。在多时钟系统中，需要对穿越不同时钟域的数字信号进行同步处理，以防止出现未知状态，造成功能紊乱。
目前最通用的方法是采用两级D触发器对跨时钟域数字信号进行同步处理。这种电路结构简单、有效，但它抗干扰能力不够强，在恶劣的工作条件下有可能出现意想不到的结果。
发明内容
本实用新型的目的是针对现有技术存在的不足，提供一种跨时钟域信号同步处理电路，它不但可以对信号进行同步处理，还可以消除信号上的毛刺，有效地降低信号的噪声，具有更强的抗干扰能力。
本实用新型的目的是通过如下技术方案实现的一种跨时钟域信号同步处理电路，包括触发器，其特征在于所述的数字信号Data-in被连接到触发器D1的输入端，触发器D1的输出端Q1连接到触发器D2的输入端，同步时钟信号连接到触发器D1、D2的触发端CLK；触发器D1的输出Q1端、触发器D2的输出端Q2、数字信号Data-in两两组合后分别连接到三个二输入端或门—或门1、或门2、或门3的输入端，或门1、或门2、或门3的输出端分别连接到一个三输入端与门的输入端，三输入端与门的输出连接触发器D3的输入端，触发器D3的触发端CLK连接同步时钟信号；触发器D3的输出端Q3输出经过处理的数字信号。
所述的触发器D1、D2是D型触发器；所述的或门1、或门2、或门3是多输入端或门，不用的输入端连接“地电平”；所述的与门是多输入端与门，不用的输入端连接“高电平”。
本实用新型与现有技术相比有许多优点和积极效果在用时钟域信号对数字信号进行同步处理的同时，还可以更有效地消除信号上的毛刺，具有更强的抗干扰能力，而且电路简单、成本低、易实施。
图1为本实用新型跨时钟域信号同步处理电路一个实施例的电路图；图2为本实用新型跨时钟域信号同步处理电路一个实施例的波形图。
具体实施方式
以下结合附图及实施例对本实用新型作进一步详细描述。
参见图1，需要进行同步处理的数字信号Data-in被连接到触发器D1的输入端，触发器D1的输出端Q1连接到触发器D2的输入端，同步时钟信号连接到触发器D1、D2的触发端CLK，触发器D1的输出端Q1和数字信号Data-in分别连接到一个二输入端或门3的两个输入端口，或门3的输出连接到一个三输入端与门的一个输入端A；触发器D2的输出端Q2和数字信号Data-in分别连接到一个二输入端或门2的两个输入端口，或门2的输出连接到三输入端与门的另一个输入端B；触发器D1的输出端Q1和触发器D2的输出端Q2分别连接到一个二输入端或门1的两个输入端口，或门1的输出连接到三输入端与门的另一个输入端C；三输入端与门的输出连接触发器D3的输入端，触发器D3的触发端CLK连接同步时钟信号；触发器D3的输出端Q3输出经过处理的数字信号。
图2中clk是同步时钟信号的波形图，Data-in是需要进行同步处理的数字信号的波形图，d1是在触发器D1的输出端Q1得到的信号波形图，d2是在触发器D2的输出端Q2得到的信号波形图，Data-in &d1是在或门3输出端口得到的信号波形图，Data-in &d2是在或门2输出端口得到的信号波形图，d1&d2是在或门1输出端口得到的信号波形图，out-next是在与门输出端口得到的信号波形图，data-out是在触发器D3的输出端Q3得到的经过同步处理的数字信号。
从波形图可以看出在电路中任意一处发生的干扰信号，由于各级门电路的作用都可以得到有效遏制。
在多时钟系统中，对穿越不同时钟域的数字信号采用该时钟域的时钟信号作为同步时钟信号用本实用新型所提供的电路进行同步处理，就可以避免信号紊乱，同时也提高了抗干扰能力。
权利要求1.一种跨时钟域信号同步处理电路，包括触发器，其特征在于所述的数字信号Data-in被连接到触发器D1的输入端，触发器D1的输出端Q1连接到触发器D2的输入端，同步时钟信号连接到触发器D1、D2的触发端CLK；触发器D1的输出端Q1、触发器D2的输出端Q2、数字信号Data-in两两组合后分别连接到三个二输入端或门—或门1、或门2、或门3的输入端，或门1、或门2、或门3的输出端分别连接到一个三输入端与门的输入端，三输入端与门的输出连接触发器D3的输入端，触发器D3的触发端CLK连接同步时钟信号；触发器D3的输出端Q3输出经过处理的数字信号。
2.按照权利要求1所述的一种跨时钟域信号同步处理电路，其特征在于所述的触发器D1、D2是D型触发器；所述的或门1、或门2、或门3是多输入端或门，不用的输入端连接“地电平”；所述的与门是多输入端与门，不用的输入端连接“高电平”。
专利摘要本实用新型提供了一种跨时钟域信号同步处理电路，其特点是被处理信号连接到一触发器的输入端，该触发器的输出端连接到另一触发器的输入端，同步时钟信号连接到两触发器的触发端；两个触发器的输出端和被处理信号两两组合后分别连接到三个二输入端或门的输入端，或门的输出端分别连接到一个三输入端与门的输入端，该与门的输出连接第三个触发器的输入端，该触发器的触发端连接同步时钟信号、输出端输出经过处理的数字信号。电路在进行同步处理的同时，还可以更有效地消除信号上的毛刺，提高抗干扰能力，而且电路简单、成本低、易实施。
文档编号H03K19/00GK2638332SQ0326904
公开日2004年9月1日 申请日期2003年7月16日 优先权日2003年7月16日
发明者陈永强, 战嘉瑾, 丁勇, 刘志恒, 何云鹏, 缪建兵 申请人:海信集团有限公司