专利名称：积分模数转换器的制作方法
技术领域：
本发明涉及模数转换器(ADC)，具体地涉及利用对信号的积分进行 定时来实现从模拟到数字转换的ADC。本发明还涉及一种将模拟信号转 换成数字信号的方法。
背景技术：
许多应用需要将连续的模拟信号转换成离散的数字信号。ADC的设 计通常要权衡分辨率(数字化信号中包含的离散级别的个数)与速度(每 秒可以采样的个数)。
己知积分ADC。它们可以通过对信号的积分进行定时以达到基准水 平来实现较高的分辨率。所用时间与待转换成数字信号的信号振幅成比 例。积分ADC要求高精度的定时基准，在输出信号中存在多个级别时， 所述定时基准可以操作于比采样频率高许多倍的频率。例如，5位输出 信号将具有32个级别，并且要求定时基准的频率是采样频率的32倍。
还建议在延迟线周围设计ADC。 US2005/0062482 Al讨论了一种这 样的ADC拓扑结构。需要转换的模拟信号作为电源电压施加于延迟线， 延迟线包括多个串联相连的延迟单元。通过延迟线传播的信号与电源电 压成比例地变化。在每个切换周期的开始，在延迟线的开始处施加脉冲。 在固定的时间间隔后，测量该脉冲沿延迟线的传播。由于延迟与电源电 压成比例地变化，脉冲传播将与模拟信号电压成比例。
延迟单元用于在IC电路实现相对简单，可以减小ADC的生产成本。 然而，工艺及温度的变化引入了延迟线操作的变化，能够影响输出的精 度。
发明内容
因此，本发明的目的就是提供一种ADC，它能够减小工艺及温度变化对ADC精度的影响。根据本发明的第一方面，提供了一种积分模数转换器(ADC)，用于 将模拟输入信号转换成数字输出信号，所述积分ADC包括信号产生装置，用于产生频率等于或大于采样频率的基准时钟信号；延迟锁定回路，包括带有多个延迟单元的延迟线，其中将延迟锁定 回路锁定到基准时钟信号；积分装置，用于积分第一信号；以及数字逻辑装置，用于根据所述积分装置执行的积分的定时测量来产 生数字输出信号，其中定时测量至少部分取决于所述多个延迟单元的逻 辑状态。信号产生装置可以是能够产生振荡信号的任何电路，例如锁相环 (PLL)或晶体振荡器。积分装置可以是具有表示输入积分的输出的任何 电路，例如运算放大器电路。数字逻辑装置可以是包括诸如逻辑门和触 发器之类的数字逻辑电路元件的任何电路。本发明使用锁定于基准时钟信号的延迟锁定回路(DLL)。因此，所 述基准时钟信号每个时钟周期传播通过DLL —次。然后可以将时钟信号 通过延迟线的传播用于在每个时钟周期内执行定时测量。DLL是闭环系 统。反馈动作调节独立延迟单元的电源电压，以保证DLL锁定于基准时 钟信号并且与所述基准时钟信号同步。这样减小了工艺及温度变化的影 响。积分ADC的一般操作原理如上所述。典型地，执行积分，并测量用 于达到预定值的积分时间。然而，通过利用用于定时测量的延迟锁定回 路，本发明实现了精确定时测量，它受温度和工艺变化的影响较少。进 另外的优势在于DLL中包括的延迟单元是用在许多数字电路中的基本构 件块,且可以承受1GHz或更高的切换速度以使得能够获得较好的分辨率 和较高的采样频率。另一个优势是ADC具有相对较低的功耗要求，使得 它适用于所有应用。还有一个另外的优势在于DLL可以在较小的硅区域 中实现，使生产成本最小化。DLL可以是根据权利要求4中所述的倍增DLL(MDLL)。这样允许DLL使用较少的延迟单元来实现，减少了抖动的数量。它还具有另外的优势，
即与没有使用DLL的积分ADC所需的计数电路的操作频率相比，减小了
了延迟单元所需的切换速度。
根据本发明的第二方面，提供了一种积分模数转换器(ADC)，用于 将模拟输入信号转换成数字输出信号，所述积分ADC包括 信号产生装置，用于产生具有采样频率的采样时钟信号； 环形振荡器，包括带有多个延迟单元的延迟线，其中所述环形振荡 器用于产生振荡信号，所述振荡信号具有等于或大于采样频率的振荡频
"积分装置，用于积分第一信号；
校准装置，用于通过确定在采样周期中振荡信号边缘通过的延迟单 元的个数，利用采样频率或基准频率来校准环形振荡器的振荡频率；以 及
数字逻辑装置，用于根据由所述积分装置执行的积分的定时测量， 来产生数字输出信号，并且其中所述定时测量至少部分地取决于所述多 个延迟单元的逻辑状态。
信号产生装置可以是能够产生振荡信号的任何电路，例如锁相环 (PLL)或晶体振荡器。积分装置可以是任何电路，所述电路具有能够表 示输入积分的输出，例如运算放大器电路。数字逻辑装置可以是包括诸 如逻辑门和触发器之类的数字逻辑电路元件的任何电路。校准装置可以 是能够用采样频率校准环形振荡器振荡频率的任何电路。用于校准装置 使用的振荡信号边缘可以是上升沿，也可以是下降沿。
由于第一方面，延迟线用于定时测量，然而它包含于环形振荡器中 而不是DLL中。环形振荡器受工艺及温度变化的影响，然而校准装置用 相对简单的方式补偿了工艺及温度的变化，这种方式就是用采样频率校 准振荡频率。和第一方面一样，用于定时测量的延迟线的使用允许以有 效的方式补偿工艺及温度的变化。本方面共享了第一方面的优势，即环 形振荡器中所包括的延迟单元是用在许多数字电路中使用的基本构件 块，并且可以按照lGHz或更高的切换速度来驱动，以使得能够获得较好 的分辨率和较高的采样频率。本方面的ADC也具有较低的功耗要求，可以在相对较小的硅区域上实现，使生产成本最小化。
如从属权利要求6中所限定的那样，比较装置可以是能够将一个信 号与另一个信号迸行比较的任何合适的电路。比较装置允许积分装置的 输出与第二信号进行比较，保证在正确的时间进行定时测量。第二信号 可以是模拟输入信号，而第一信号可以是基准电压或电流源。
如权利要求8中所限定的，采样和保持装置可以是任何合适的采样 和保持电路。这样允许减小输入信号变化对采样周期的影响。
权利要求9中所限定的结构允许ADC用于同时转换多个通道。在通 道之间共享DLL或者环形振荡器，因此简化了实施，因为所有通道仅需 要一个DLL或者环形振荡器。
根据本发明的第三方面，提供了一种将模拟输入信号转换成数字输 出信号的方法，该方法利用包括延迟线的延迟锁定回路，延迟线包括多 个延迟单元，所述方法包括
使延迟锁定回路与频率等于或大于采样频率的基准时钟信号同步；
对第一信号的积分进行定时以产生定时测量，其中定时测量至少部
分地取决于所述多个延迟单元的逻辑状态；以及 将定时测量转换成数字输出信号。
根据本发明的第四方面，提供了一种将模拟输入信号转换成数字输 出信号的方法，该方法利用包括延迟线的环形振荡器，延迟线包括多个 延迟单元，其中环形振荡器用于产生振荡信号，所述振荡信号具有等于 或大于采样频率的振荡频率，所述方法包括
通过测量在采样周期中振荡信号边缘通过的延迟单元的个数，利用 采样频率或基准频率来校准环形振荡器的振荡频率，以产生校准测量；
对第一信号的积分定时以产生定时测量，其中定时测量至少部分地 取决于所述多个延迟单元的逻辑状态；以及
将定时测量和校准测量转换成数字输出信号。
将结合附图作为示例描述本发明的实施例，其中 图1是根据本发明的ADC第一实施例的框图；图2是本发明第一实施例中用于定时测量DLL使用的示意图； 图3是根据本发明的ADC第二实施例的框图；图4是示出了倍增DLL的相移的时序图。 附图和实施例中相似的部件使用相似的参考数字。
具体实施方式
图1描述了根据本发明的第一实施例的ADC的框图。ADC包括DLL 2、 积分器4、比较器6、数字逻辑电路8和采样及保持模块10。基准时钟源(未示出)产生基准时钟信号，所述基准时钟源在本实 施例中是PLL但是也可以由诸如晶体振荡器的其他装置来实现，所述基 准时钟信号的频率fs=l/Ts，其中fs是采样频率，Ts是采样周期。对于 180nm的CM0S工艺，典型的采样频率是250腿z，分辨率是7位或8位。 然而，可以根据技术标准提高速度。基准时钟信号与DLL 2的输入12 相连，同时也与积分器4的复位输入14以及采样和保持模块10的控制 输入相连。基准时钟信号的反转提供给采样和保持模块10的控制输入 16。待转换成数字信号的模拟输入信号与采样和保持模块10的输入20 相连。因此釆样和保持模块10的输出22表示每个时钟周期开始时模拟 信号的数值。采样和保持模块10包括两个采样和保持模块和一个相关联 的多路复用器。 一个采样和保持模块由基准时钟信号触发，而另一个采 样和保持模块由基准时钟信号的反转触发。使用这两个交错的采样和保 持模块以及多路复用器缓解了每个采样和保持模块上的时间问题。比较器6包括与采样和保持模块10的输出22相连的第一输入以及 与积分器4的输出24相连的第二输入。当比较器确定施加给第一和第二 输入的信号相等时，比较器6的输出26处于高位。比较器的输出26与 数字逻辑电路8相连。比较器6将具有有限的振幅分辨率和传播延迟。本领域已知的标准 比较器设计可以实现可接受的振幅分辨率。然而，传播延迟将导致数字 值的偏移或DC漂移。如果它大于ADC输出最低有效位，则需要补偿。补 偿可以是模拟或数字后置补偿。积分器4包括与基准电压或电流源5相连的输入。优选地，积分器
4是带有复位输入的全差分积分器。J. Savoj和B. Razavi， 1999年2 月在International Conference of Solid-state Circuits, ISSCC， 第 二页的"A CMOS Interface Circuit for Detection of 1.2 Gb/s"中 描述了一种合适的积分器，该积分器可以在高于1. 7GHz的速度下运行。 如果需要也可以使用时间常数调谐方案，例如在ADC的开始。
DLL 2包括相位检测器28、与相位检测器28相连的电荷泵30、与 电荷泵30相连的环路滤波器32以及压控延迟线(VCDL) 34。压控延迟 线34包括N个独立的延迟单元36。 VCDL 34的输入与基准时钟信号12 相连，而VDCL34的输出与相位检测器28的一个输入相连。基准时钟信 号12与相位检测器的另一个输入相连。相位检测器28和环路滤波器32 一起作用于VCDL 34，以提高或降低相位。当相位相等时，DLL被锁定。
假设当所有延迟单元36相同时处于理想状态，则当DLL被锁定时， 延迟线中每个延迟单元的延迟t是L/N。因此，通过VCDL的基准时钟 信号的传播表示定时测量。
在本实施例中，延迟单元36是快速定向(fast slewing)的(较 短上升和下降时间)，而且具有全切换能力以最小化相位噪声。优选地使 用电流缺乏转换器(current starved inverter)作为延迟单元的基础。 电流缺乏转换器是有利的，因为它们不要求电平转换电路，并且减少了 .其实施的芯片面积和功率要求(差分延迟单元需要电平转换电路)。伪差 分电流缺乏转换器还可以用于减小衬底和电源噪声的影响。然而，在那 种情况下，由于附加载荷，延迟单元的最大操作速度将下降。使用电流 缺乏转换器(或者伪差分电流缺乏转换器)的另一个优势在于它们的全 信号摆动降低了抖动敏感性。
优选地，VCDL 34是一种转移平均VCDL。这样改善了 DLL的定时精 度，导致ADC输出单调性的改进。
优选地，将DLL2的带宽优化成已知的、固定的基准时钟信号。这 样可以最小化时钟抖动。环路滤波器32的选择也可以最小化高频抖动。
优选地，相位检测器28使用死区补偿。相位检测器28中的附加延 迟保证打开电荷泵中的每个电流源以得到所需时间的最小值。这样补偿了任何电荷泵死区问题。
数字逻辑电路8包括与比较器26的输出以及VCDL 34中的每个延 迟单元36相连的多个输入。响应比较器26的输出，数字逻辑电路8通 过读取每个延迟单元36状态来输出表示定时测量的代码。
现在将参考图2描述ADC的工作。图2描述了采样和保持电路10 的输出40以及积分器4的输出42。信号44描述了 DLL内按时(against time)的内部时钟周期。
一旦DLL 2锁定于基准时钟信号，基准时钟信号的上升沿将在采样 周期Ts内沿延迟线传播。上升沿传播经过延迟线整个长度的时间与采样 周期T,相等。基准时钟信号的上升沿还将积分器4复位为0，并且激活 采样和保持电路10以对模拟输入信号的电流值进行采样和保持。
积分器用预定梯度或斜率对基准电流或电压进行积分。斜率的选择 要保证积分器在采样周期内达到ADC的最大输入电压。因此，梯度二fsX (Vin,—Vi一)，其中Vi,和Vin,^分别是ADC可解决的最大值和最小值。
在用积分器4对基准电压或电流积分期间，比较器连续地将积分器 的输出与采样和保持电路10的输出进行比较。当积分器的输出与采样和 保持电路的输出相等时，触发比较器。比较器的输出从低位切换至高位。
在该点上，响应于来自比较器的高位输出来触发数字逻辑电路8。 积分器的输出与模拟输入信号的采样值和保持值达到相等所需的时间通 过VCDL 34上升沿的位置表示。由于延迟单元落后于上升沿将具有高位 信号而延迟单元超前于上升沿将具有低位信号，因此可以确定上升沿的 位置。数字逻辑电路8读取每个延迟元件的状态，并且输出表示模拟输 入信号的定时测量的数字"温度表"代码9。所谓的数字温度计代码用 水银温度计来模拟，因为数字温度计由带有逻辑值"1"位的连续模块并 且其后是带有逻辑值"0"位的连续模块组成。该代码表示所采样的模拟 输入信号，并且能够通过附加的数字逻辑将其转换成二进制代码。
延迟单元36的数量确定了所采样信号的分辨率。通常，如果需要 具有n位分辨率的输出，则需要区分2"信号电平，因此需要2"个延迟单 元。为了给出数字示例，为得到5位分辨率则需要25 =32个延迟单元。
DLL 2的内部频率将取决于采样频率fs。它和分辨率无关。延迟单元36的数量确定分辨率。
图3描述了本发明第二实施例的框图。该实施例与第一实施例相同，
按下面描述。该实施例使用具有基准时钟信号的输入12的倍增DLL (MDLL) 50。例如Ramin Farad-Raj等人发表在Journal Solid-State Circuits, Vol. 37， Nrl2， 2002年12月上的"A Low-Power Multiplying DLL for Low-Jitter Megahertz Clock Generation in Highly Integrated Digital Chips"描述了 MDLL的工作和结构。正如第一实施例的DLL 2， MDLL 50包括相位检测器52、电荷泵54、环路滤波器56和包括独立延 迟单元60的延迟线58。通常情况下提供K个延迟单元60，在本实施例 中K二4，尽管该数字可以根据具体应用改变。MDLL 50还包括N路分频 器、多路复用器64和选择逻辑66。
在操作中，MDLL产生输出时钟信号，其频率是输入基准时钟信号频 率的N倍。由延迟单元60至多路复用器64的反馈结构形成的环形振荡 器依赖于施加在延迟单元60上的电压V。。^。,产生时钟信号。振荡器的输 入由多路复用器64确定，该多路复用器具有基准时钟信号12的输入以 及延迟线58上最后一个延迟单元60的反馈信号。
选择逻辑66和分频器62对VCDL 58输出信号的边沿个数进行计 数。当己经检测到一定数量的边沿后，在该例中是N个边沿(由N倍分 频器确定)，多路复用器64从延迟线58的最后一个延迟单元60中选择 基准时钟代替反馈时钟。这样，多路复用器在压控振荡器(VCO)和VCDL 之间切换环形振荡器，同时多路复用器还把基准时钟信号注入环路。如 果所产生的内部时钟信号过快，经由相位检测器52、电荷泵54和环路 滤波器56的环路将用于通过降低V。。n^来降低内部时钟频率。类似地， 如果所产生的内部时钟信号过慢，经由相位检测器52、电荷泵54和环 路滤波器56的环路将用于通过提高V。。自j来提高内部时钟频率。
当MDLL 50锁定于基准时钟12时，内部时钟频率是基准时钟的N倍。
和使用锁相环(PLL)相比，基准时钟的注入减小了抖动累积。在 PLL中，抖动累积出现N个循环，这也被PLL滤波器过滤，所述PLL滤 波器通常具有较低的带宽。在第一实施例中，可以通过读取独立延迟单元的状态确定定时测
量。然而，在第二实施例中，MDLL 50的操作要求一些附加步骤来确定 定时测量。N倍分频器62可以将1(^^的分辨率提供给定时基准的数字 化数据。此外，延迟线58包括K个延迟单元(在本例中K二4)。通过读 取每个独立延迟单元的状态可以数字化lQg2(2xK)的分辨率。这源于反馈 配置中的DLL形成相移仅为t的振荡器。相移如图4所示，示出了倍数 DLL的时序图。
数字逻辑电路、或编码电路72基于源自MDLL 50的定时测量，输 出模拟输入信号的数字值。定时测量的最低有效位由延迟单元60 (位于 第一寄存器68中)的状态确定，而最高有效位由分频器62 (位于第二 寄存器70中)的输出确定。通过结合第一和第二寄存器68、 70的内容， 可以实现lDg2 (2 x Kx N)的分辨率。
这样可以降低延迟线58中延迟单元60的内部频率。例如，如果需 要5位分辨率，且使用4个延迟单元60，则K二4，为实现5位分辨率的 输出，我们需要分频器的系数为
2x《xiV = 25 = 32= iV = 4
当MDLL锁定，并以250MHz的频率产生5位分辨率样本时，独立延 迟单元60的内部频率仅为lGHz。相比较，使用计数器的标准积分ADC 将需要计数器内部频率为8GHz，从而以相同的频率250MHz产生同样是5 位分辨率的输出。
因此第二实施例提供了优势，在相同ADC分辨率和采样频率下，降 低时钟抖动累积影响的同时，降低了内部时钟频率。由于需要较少延迟 单元而减少了抖动，也导致了较低的电路噪声。MDLL也没有标准DLL庞 大，因此所受硬件的影响较少。
尽管结合锁定于与采样频率相等的基准时钟的DLL描述了第一和第 二实施例，在替代实施例中DLL可以锁定于高于采样频率的任何频率。 在那种情况下，通过进行在采样周期开始延迟单元状态的第一测量以及 由比较器触发的延迟单元状态的第二测量获得定时测量。从而可由两种 测量之差确定积分定时。这样具有以下优势，即DLL可以优化为单一频 率操作，在允许ADC在不同的采样频率下工作的同时改善了其性能，该单一频率与DLL的频率无关。
在第三实施例(未示出)中，如下所述与第一或第二实施例相同，
DLL由多级环形振荡器替代。环形振荡器包括延迟线，并且所述环形振 荡器具有等于或大于采样频率的振荡频率。在本实施例中，由于环形振 荡器没有锁定于基准频率，因此需要包括校准单元以补偿由于温度、工 艺等原因造成的变化。
向校准单元提供具有等于或大于采样频率的釆样时钟信号。在每个 采样周期的开始，校准单元测量延迟线上延迟单元的状态。通过将采样 周期开始的测量与下一个采样周期开始的测量进行比较，校准单元确定 延迟单元的数量，在每个采样周期振荡信号的上升沿通过所述延迟单元。 这是与积分器在采样周期中达到的电压相对应的ADC的全刻度。
校准单元可以操作用于每个样本，也可以可选地操作用于少于每个 样本。例如，校准单元可以仅在ADC第一次打开时工作。在这种情况下， 校准单元不必操作用于每个样本，仅使用最后一个获取的校准值。通常， 仅需要执行一次校准(例如在启动时)将导致由于温度影响造成的精度 下降。
可以通过平均多个校准单元获得的测量改善精度。这将减小噪声对 校准测量的影响。
在第三实施例的替代结构中，校准单元使用已知的空转(free running)基准时钟而非采样时钟来校准环形振荡器。在替代结构中，积 分器在一个基准时钟周期后达到的电压由校准单元确定。在采样周期至 比较器触发延迟单元状态第二测量之间逝去的时间可以转换成与基准时 钟周期相关的数字值。
在本实施例中，环形振荡器没有锁定于采样时钟，因此定时测量将 需要在采样周期开始的延迟单元状态的第一测量以及由比较器触发的延 迟单元状态的第二测量。然后第一和第二测量之差将被校准单元的全刻 度测量(或者利用替代结构中的基准测量)划分在数字区域中以给出输 出信号。
在第四实施例(未示出)中，如下所述与第一至第三实施例相同， ADC适用于多通道应用，其中每个通道都需要具有相同精度的ADC。在该实施例中，在各通道之间共享DLL 2、 MDLL50或环形振荡器。每个通道 具有其自己的积分器、比较器、可选择采样和保持电路以及数字逻辑电 路。然而，仅需要一个DLL 2、 MDLL50或环形振荡器，从而降低了多通 道应用的实施成本。
在第五实施例(未示出)中，如下所述与第一至第四实施例中任一 个相同，使用两级积分过程，而非第一和第二实施例中的单级积分过程。 在第五实施例中，不需要比较器。在第一级中，积分器2对与固定时间 周期的输入电压成比例的信号进行积分，优选地是整个基准时钟信号周 期Ts。在第二级中，积分器由已知基准信号放电，使用通过第一和第二 实施例中所述延迟线的基准时钟信号的传播来测量用于放电的时间T^。 在本实施例中，Ts/Lis之比与基准信号的乘积与输入信号相对应。
因此第五实施例的工作频率是第一和第二实施例的最大工作频率 的一半。然而，第五实施例的优势在于消除了任何由于积分器时间常数 不匹配造成的问题。也消除了源自比较器的传播延迟和偏移。
在第六实施例(未示出)中，如下所述与第一至第五实施例中任一 个相同，使用多级过程将模拟输入信号转换成数字信号。在本实施例中， 将使用多个采样时钟周期以提高采样信号的分辨率。在第一采样时钟周 期，根据上述本发明其他实施例描述的方法获取初始粗略数字值。该粗 略数字值随后被转换成模拟信号，并从输入信号中减去。其结果随后被 放大，作用于ADC作为第二采样周期的输入。第二采样周期获得的数值 用于提纯先前获得的粗略值，以给出具有较高分辨率的数值。
应该理解，如果需要第六实施例可以多于两级。每个附加级将进一 步提高输出的分辨率。
在第七实施例(未示出)中，如下所述与第一至第五实施例中任一 个相同，提供了单个采样和保持模块，而非两个交错的采样和保持模块 以及相关联的多路复用器。
在改进替代实施例中，省略了采样和保持模块，直接使用模拟输入 信号。然而，在这种情况下，ADC的精度会降低。
所有实施例都使用了包括多个延迟单元的延迟线进行基于独立延 迟单元逻辑状态的定时测量。如果延迟线是延迟锁定回路的一部分，延迟锁定回路的行为自动补偿温度及工艺变化。如果延迟线是环形振荡器 的一部分，环形振荡器的频率可以简单地利用测量延迟单元的数量的方 法用采样频率进行校准，在每个采样周期内振荡信号边沿穿过这些延迟 单元。因此本发明提供了一种利用延迟线进行定时测量的ADC，它可以
克服ADC性能受工艺及温度变化影响的问题。
贯穿说明书，"包括"用以表示不排除出现其他部件的包含性限定。
当涉及逻辑值时，"高位"基准是逻辑值为"1"的基准而"低
位"是逻辑值为"o"的基准。应该理解，所有所述数值反转时本发明也
可以实施，也就是说"高位"和"低位"数值换位。等同地，尽管上述 实施例都涉及时钟信号上升沿的使用，还可以用时钟信号的下降沿实施 本发明。
应该理解，本发明可以通过如上所述的离散部件或者集总部件实 施，以使部分或全部部件包含在单个积分电路中。
权利要求
1. 一种积分模数转换器(ADC)，用于将模拟输入信号(20)转换成数字输出信号，所述积分ADC包括信号产生装置，用于产生频率等于或大于采样频率的基准时钟信号(12)；延迟锁定回路(2，50)，包括带有多个延迟单元(26，60)的延迟线(34，58)，其中所述将延迟锁定回路锁定到基准时钟信号；积分装置(4)，用于积分第一信号；以及数字逻辑装置(8，72)，用于根据所述积分装置执行的积分的定时测量来产生数字输出信号，其中定时测量至少部分取决于所述多个延迟单元的逻辑状态。
2. 根据权利要求1所述的积分ADC，其中所述基准时钟信号(12) 的频率等于采样频率。
3. 根据权利要求1所述的积分ADC，其中所述定时测量全部由所述 多个延迟单元(26， 60)的逻辑状态确定。
4. 根据权利要求1所述的积分ADC，其中所述延迟锁定回路是倍增 延迟锁定回路(MDLL) (50)，所述MDLL还包括分频装置(62)，用于对 延迟线(58)的输出分频，并且其中所述定时测量由所述多个延迟单元(60)的逻辑状态以及所述分频装置的输出确定。
5. —种积分模数转换器(ADC)，用于将模拟输入信号转换成数字输 出信号，所述积分ADC包括信号产生装置，用于产生具有采样频率的采样时钟信号； 环形振荡器，包括带有多个延迟单元的延迟线，其中环形振荡器用 于产生振荡信号，所述振荡信号具有等于或大于采样频率的振荡频率； 积分装置，用于积分第一信号；校准装置，用于通过确定在采样周期中振荡信号边缘通过的延迟单 元的个数，利用采样频率或基准频率来校准环形振荡器的振荡频率；以 及数字逻辑装置，用于根据由所述积分装置执行的积分的定时测量， 来产生数字输出信号，并且其中所述定时测量至少部分地取决于所述多 个延迟单元的逻辑状态。
6. 根据权利要求1或5中所述的积分ADC，还包括比较装置(6)，用于对所述积分装置的输出与第二信号进行比较， 并且当所述积分装置的输出与第二信号相等时输出信号(26); 以及其中响应于来自比较装置的信号进行所述定时测量。
7. 根据权利要求6中所述的ADC,其中所述第二信号是模拟输入信 号而第一信号是基准电压或电流源。
8. 根据权利要求6中所述的ADC，还包括采样和保持装置(10)， 用于响应于基准时钟信号或采样时钟信号，采样和保持模拟输入信号值， 并且其中所述第二信号是采样和保持装置的输出，而第一信号是基准电 压或电流源。
9. 根据权利要求1或5中所述的积分ADC，用于将来自两个或更多 通道的模拟输入信号转换成相应的数字输出信号，其中所述积分ADC还 包括积分装置， 一个积分装置用于第二及随后通道中的一个通道；以及 数字逻辑装置， 一个数字逻辑装置用于第二及随后通道中的一个通道；其中一个延迟锁定回路或一个环形振荡器由所述两个或更多通道 共享，并且其中每个通道的定时测量至少部分地取决于所述多个延迟元件的逻辑状态。
10. —种将模拟输入信号转换成数字输出信号的方法，使用包括延 迟线(34， 58)的延迟锁定回路(2， 50)，所述延迟线包括多个延迟单 元(36， 60)，所述方法包括使延迟锁定回路与频率等于或大于采样频率的基准时钟信号同步； 对第一信号的积分进行定时以产生定时测量，其中定时测量至少部 分取决于所述多个延迟单元的逻辑状态；以及 将定时测量转换成数字输出信号。
11. 根据权利要求10中所述的方法，其中所述延迟锁定回路是倍增延迟锁定回路(MDLL) (50)，所述MDLL还包括分频装置(62)，用于 对延迟线的输出进行分频，并且其中在对第一信号的积分进行定时的步 骤中，定时测量由所述多个延迟单元的逻辑状态以及分频装置的输出确 定。
12. —种将模拟输入信号转换成数字输出信号的方法，使用包括延 迟线的环形振荡器，所述延迟线包括多个延迟单元，其中环形振荡器用 于产生振荡信号，该信号的振荡频率等于或大于采样频率，所述方法包括通过测量在采样周期中振荡信号边缘通过的延迟单元的个数，利用 采样频率或基准频率来校准环形振荡器的振荡频率，以产生校准测量；对第一信号的积分进行定时以产生定时测量，其中定时测量至少部 分取决于所述多个延迟单元的逻辑状态；以及将定时测量和校准测量转换成数字输出信号。
13. 根据权利要求10或12中所述的方法，所述方法还包括以下步骤将第一信号的积分结果与第二信号进行比较； 并且其中当第一信号与第二信号相等时进行所述定时测量。
14. 根据权利要求13中所述的方法，其中所述第二信号是模拟输 入信号，而第一信号是基准电压或电流源。
15. 根据权利要求13中所述的方法，所述方法还包括以下步骤-在所述定时积分步骤开始时釆样和保持模拟输入信号值； 并且其中在比较步骤中，第二信号是在采样和保持步骤中获得的数值，而第一信号是基准电压或电流源。
全文摘要
公开了一种模数转换器(ADC)，包括延迟锁定回路(DLL)(2、5)，该延迟锁定环与基准时钟信号(12)同步。因此时钟信号的上升沿每个时钟周期通过DLL一次。在使用中，积分ADC依赖于由积分器(4)获得的积分定时测量，将模拟输入信号转换成数字输出信号。通过读取DLL中独立延迟单元的逻辑状态进行定时测量。这样确定并使用时钟信号上升沿的位置作为定时测量。定时测量采用数字温度计的形式，可以转换成二进制数。通过利用DLL进行定时测量，可用DLL的闭环反馈减小工艺及温度变化的影响。在另一个实施例中，使用了倍增延迟锁定回路(MDLL)。在改进实施例中，用环形振荡器代替DLL。在该实施例中，使用校准部件补偿工艺及温度变化的影响。
文档编号H03M1/50GK101305519SQ200680041838
公开日2008年11月12日 申请日期2006年11月8日 优先权日2005年11月11日
发明者弗里德尔·格费斯, 沃尔夫冈·菲尔特纳 申请人:Nxp股份有限公司