延迟控制电路和包括延迟控制电路的时钟发生电路的制作方法
【专利摘要】本发明公开了一种时钟发生电路，包括：延迟线，所述延迟线将输入时钟延迟并且产生延迟时钟；延迟建模单元，所述延迟建模单元将延迟时钟延迟建模的延迟值并且产生反馈时钟；相位检测单元，所述相位检测单元比较输入时钟的相位与反馈时钟的相位，并且产生相位检测信号；滤波器单元，所述滤波器单元接收相位检测信号并且产生相位信息，当相位检测信号被产生具有第一电平的次数与相位检测信号被产生具有第二电平的次数之间的差值大于或等于阈值时，产生更新信号，而当差值小于阈值时，在经过预定时间之后产生更新信号；以及延迟线控制单元，所述延迟线控制单元响应于更新信号和相位信息来设定延迟线的延迟值。
【专利说明】延迟控制电路和包括延迟控制电路的时钟发生电路
[0001]相关申请的交叉引用
[0002]本申请要求2012年6月20日向韩国知识产权局提交的韩国专利申请N0.10-2012-0066240的优先权，其全部内容通过引用合并于此。
【技术领域】
[0003]本发明总体而言涉及一种半导体装置，更具体而言涉及一种延迟控制电路和包括延迟控制电路的时钟发生电路。
【背景技术】
[0004]一般而言，利用存储器的半导体装置与时钟同步执行操作。在同步型半导体装置中，输入数据和输出数据应与外部时钟精确地同步。半导体装置接收外部时钟，将外部时钟转换为内部时钟,并且使用转换的内部时钟。然而，当内部时钟经由时钟缓冲器和传输线传输时，内部时钟与外部时钟之间产生相位差。为了补偿相位差，半导体装置一般会利用锁相环(phase-locked loop)或延迟锁定环(delay-locked loop)。
[0005]延迟锁定环通过补偿内部时钟与外部时钟之间产生的相位差可能会增加有效数据输出时段。延迟锁定环通过将内部时钟的相位移动至领先外部时钟的相位预定的时间，使得输出数据可以与外部时钟同步输出。
[0006]图1是示意性示出现有的延迟锁定环10的配置的框图。在图1中，延迟锁定环10包括延迟线11、延迟建模单元12、相位检测单元13以及延迟线控制单元14。延迟线11接收输入时钟CLKI，将输入时钟CLKI延迟由延迟线控制单元14设定的值，并且产生延迟时钟CLKD。延迟建模单元12将延迟时钟CLKD延迟建模的延迟值，并且产生反馈时钟CLKF。相位检测单元13比较输入时钟CLKI的相位与反馈时钟CLKF的相位并且产生相位检测信号roouT。延迟线控制单元14接收相位检测信号roouT并且产生延迟控制信号up/dn，所述延迟控制信号UP/DN可以重新设定延迟线11的延迟值。
【发明内容】
[0007]本文描述一种时钟发生电路，所述时钟发生电路用于在因输入时钟的抖动或功率噪声而不能准确检测时钟的相位时，防止发生阻塞现象(stuck phenomenon)O
[0008]此外，本文描述一种能够执行准确的延迟锁定操作的时钟发生电路。
[0009]在本发明的一个实施例中，一种时钟发生电路包括:延迟线，所述延迟线被配置成将输入时钟延迟并且产生延迟时钟；延迟建模单元，所述延迟建模单元被配置成将延迟时钟延迟建模的延迟值，并且产生反馈时钟；相位检测单元，所述相位检测单元被配置成比较输入时钟的相位与反馈时钟的相位，并且产生相位检测信号；滤波器单元，所述滤波器单元被配置成接收相位检测信号并且产生相位信息，当相位检测信号被产生具有第一电平的次数与相位检测信号被产生具有第二电平的次数之间的差值大于或等于阈值时产生更新信号，而当差值小于阈值时，在经过预定时间之后产生更新信号；以及延迟线控制单元，所述延迟线控制单元被配置成响应于更新信号和相位信息来设定延迟线的延迟值。
[0010]在本发明的另一个实施例中，一种时钟发生电路包括:延迟线，所述延迟线被配置成将输入时钟延迟并且产生延迟时钟；延迟建模单元，所述延迟建模单元被配置成将延迟时钟延迟建模的延迟值，并且产生反馈时钟；相位检测单元，所述相位检测单元被配置成比较输入时钟的相位与反馈时钟的相位，并且产生相位检测信号；滤波器单元，所述滤波器单元被配置成接收相位检测信号，产生滤波器更新信号和相位信息、以及当未在预定时间内产生滤波器更新信号时产生定时器更新信号；以及延迟线控制单元，所述延迟线控制单元被配置成响应于滤波器更新信号、定时器更新信号和相位信息，来设定延迟线的延迟值。
[0011]在本发明的另一个实施例中，一种延迟控制电路包括:相位检测单元，所述相位检测单元被配置成检测第一时钟的相位与第二时钟的相位并且产生相位检测信号；滤波器单元，所述滤波器单元被配置成响应于相位检测信号而产生滤波器更新信号和相位信息，以及当未在预定时间内产生滤波器更新信号时产生定时器更新信号；延迟线控制单元，所述延迟线控制单元被配置成响应于滤波器更新信号、定时器更新信号和相位信息而设定延迟线的延迟值；以及锁定检测单元，所述锁定检测单元被配置成响应于滤波器更新信号而产生锁定信号。
【专利附图】
【附图说明】
[0012]结合附图描述本发明的特征、方面和实施例，其中:
[0013]图1是示出现有的延迟锁定环的配置的图；
[0014]图2是示出根据本发明的一个实施例的时钟发生电路的配置的图；
[0015]图3是示意性示出图2的滤波器单元的配置的框图；
[0016]图4是示出图3的滤波器的配置的图；
[0017]图5是示出图3的定时器的配置的图；
[0018]图6是示出根据图2所示的本发明实施例的时钟发生电路的操作的时序图；
[0019]图7是示出根据本发明另一个实施例的时钟发生电路的配置的图；
[0020]图8是示出图7的锁定检测单元的配置的图；
[0021]图9是示出在基于定时器更新信号产生锁定信号时发生半锁定现象的情况的时序图；以及
[0022]图10是示出根据图7所示的本发明实施例的时钟发生电路的操作的时序图。【具体实施方式】
[0023]在下文中，将参照附图结合不同的实施例来描述根据本发明的延迟控制电路以及包括延迟控制电路的时钟发生电路。
[0024]图2是示出根据本发明的一个实施例的时钟发生电路I的配置的图。在图2中，时钟发生电路I包括延迟线11、延迟建模单元12、相位检测单元13、滤波器单元100、以及延迟线控制单元14。
[0025]延迟线11被配置成将输入时钟CLKI延迟由延迟线控制单元14设定的延迟值，并且由此产生延迟时钟CLKD。延迟建模单元12被配置成将延迟时钟CLKD延迟建模的延迟值，并且产生反馈时钟CLKF。建模的延迟值是通过在半导体装置中对外部时钟的时间延迟进行建模而获得的值，并且可以随意地设定。
[0026]相位检测单元13被配置成接收输入时钟CLKI和反馈时钟CLKF并且通过检测这两个输入时钟之间的相位差而产生相位检测信号roouT。相位检测单元13可以根据反馈时钟CLKF是领先于还是落后于输入时钟CLKI，而产生具有第一电平的相位检测信号roOUT或具有第二电平的相位检测信号roouT。
[0027]滤波器单元100被配置成接收相位检测信号roouT并且产生滤波器更新信号VALIDF、定时器更新信号VALIDT以及相位信息PD_DELAY。滤波器单元100通过接收相位检测信号roOUT而产生滤波器更新信号VALIDF和相位信息PD_DELAY，并且当未在预定时间内产生滤波器更新信号VALIDF时，产生定时器更新信号VALIDT。滤波器单元100对相位检测信号I3DOUT被产生具有第一电平和第二电平的次数进行计数，并且基于相位检测信号PDOUT被产生具有第一电平和第二电平的次数之间的差值来产生滤波器更新信号VALIDF。滤波器单元100在差值大于或等于阈值时产生滤波器更新信号VALIDF，而在差值小于阈值时不产生滤波器更新信号VALIDF。阈值是可随意地设定的值。例如，当相位检测单元13检测输入时钟CLKI的相位和反馈时钟CLKF的相位，并且产生具有H、H、H、H、H、L、H、H电平的相位检测信号roouT，且阈值设定为5时，由于相位检测信号roouT被产生具有H电平的次数与相位检测信号roouT被产生具有L电平的次数之间的差值为6，因此滤波器单元100产生滤波器更新信号VALIDF和指示H电平的相位信息PD_DELAY。
[0028]然而，当在输入时钟CLKI中发生抖动或功率噪声时，输入时钟CLKI的相位和占空比可能会改变。于是相位检测单元13可能会经历难以正常检测输入时钟CLKI的相位和反馈时钟CLKF的相位的死区或盲区。因此，相位检测单元13可能会由于因抖动或功率噪声引起的瞬时相位改变，而不能准确地产生相位检测信号H)0UT。在此情况下，相位检测单元13可能会产生H电平和L电平交替地重复的相位检测信号H)0UT，例如具有H、L、H、L、H、H、
H、L电平。由于相位检测信号roouT被产生具有H电平的次数与相位检测信号roouT被产生具有L电平的次数之间的差值为2，因此滤波器单元100不产生滤波器更新信号VALIDF。因此，由于抖动或功率噪声，可能会发生无法用滤波器更新信号VALIDF提供的任何信息来更新延迟线11的延迟值的阻塞现象(stuck phenomenon)O
[0029]根据本发明的一个实施例的滤波器单元100当未在预定时间内产生滤波器更新信号VALIDF时，产生定时器更新信号VALIDT以防止和/或避免阻塞现象。滤波器单元100产生定时器更新信号VALIDT，使得延迟线控制单元14根据相位信息PD_DELAY来强制性地增加或减小延迟线11的延迟值。也就是说，延迟线控制单元14被强制更新延迟线11。相位检测单元13接收在更新操作期间相位已经改变的反馈时钟CLKF，并且比较反馈时钟CLKF与输入时钟CLKI。因此，相位检测单元13可通过避免因为抖动或功率噪声造成的阻塞现象，而正常地产生相位检测信号roouT，并且滤波器单元100可以基于相位检测信号roouT而产生滤波器更新信号VALIDF。
[0030]在根据本发明的一个实施例中，滤波器单元100可以响应于滤波器更新信号VALIDF和定时器更新信号VALIDT来产生更新信号VALID，如图3所示。在本发明的另一个实施例中，延迟线控制单元14可以响应于滤波器更新信号VALIDF和定时器更新信号VALIDT而产生更新信号VALID (图未示)。换言之，可以为滤波器单元100或延迟线控制单元14提供响应于滤波器更新信号VALIDF和定时器更新信号VALIDT而产生更新信号VALID的功能或配置。
[0031]延迟线控制单元14响应于滤波器更新信号VALIDF、定时器更新信号VALIDT和相位信息PD_DELAY而产生延迟控制信号UP/DN，并且更新延迟线11的延迟值。在本发明的一个实施例中，延迟线控制单元14可以响应于基于滤波器更新信号VALIDF和定时器更新信号VALIDT而产生的更新信号VALID，根据相位信息PD_DELAY来改变延迟线11的延迟值。
[0032]图3是示意性地示出图2的滤波器单元100的一个实施例的配置的框图。在图3中，滤波器单元100包括滤波器110和定时器120。滤波器110被配置成接收相位检测信号PDOUT和时钟CLK，并产生相位信息PD_DELAY和滤波器更新信号VALIDF。滤波器110在产生相位信息PD_DELAY和滤波器更新信号VALIDF时，接收时钟CLK以使相位信息PD_DELAY和滤波器更新信号VALIDF同步。输入时钟CLKI可没有限制地用作时钟CLK。此外，当接收到更新信号VALID时，滤波器110可被复位。滤波器110对第一电平和第二电平的相位检测信号H)0UT进行计数，并响应于更新信号VALID将计数值复位。即，当随着更新信号VALID产生而延迟线控制单元14更新延迟线11的延迟值时，滤波器110被配置成被复位。
[0033]定时器120被配置成响应于时钟CLK和更新信号VALID而产生定时器更新信号VALIDT。定时器120将时钟CLK延迟和分频，并基于延迟和分频的时钟来产生在经过预定时间之后使能的定时器更新信号VALIDT。定时器120可以响应于更新信号VALID而被复位。当定时器120被更新信号VALID复位时，定时器120在经过预定时间之后再次产生定时器更新信号VALIDT。因此，如果滤波器更新信号VALIF在预定时间之内产生，则基于滤波器更新信号VALIDF产生更新信号VALID，并且定时器120不产生定时器更新信号VALIDT。
[0034]在图3中，滤波器单元100还可以包括信号组合部分130。信号组合部分130被配置成接收滤波器更新信号VALIDF和定时器更新信号VALIDT并产生更新信号VALID。信号组合部分130基于滤波器更新信号VALIDF和定时器更新信号VALIDT中的至少一个而产生更新信号VALID。在图3中，信号组合部分130包括或门131，所述或门131在滤波器更新信号VALIDF和定时器更新信号VALIDT中的一个被使能时将更新信号VALID使能。在图3中，虽然示出信号组合部分130被包括在滤波器单元100中，但本发明并不限于此。在本发明的一个实施例中，信号组合部分130可被包括在延迟线控制单元14中。
[0035]图4是示出图3的滤波器110的一个实施例的配置的图。在图4中，滤波器110包括计数及比较部111、相位延迟部112以及同步部113。计数及比较部111接收相位检测信号roouT和时钟CLK。计数及比较部111被配置成接收相位检测信号I3DOUT和时钟clk，并且对相位检测信号roouT已被产生具有第一电平的次数和相位检测信号roouT已被产生具有第二电平的次数进行计数。如果被产生具有第一电平的相位检测信号roouT的次数与被产生具有第二电平的相位检测信号roouT的次数之间的差值大于或等于阈值，则计数及比较部111产生更新脉冲VALID_CLK。如果被产生具有第一电平的相位检测信号的次数与被产生具有第二电平的相位检测信号的次数之间的差值小于阈值，则计数及比较部111不产生更新脉冲VALID_CLK。计数及比较部111可以响应于更新信号VALID而将计数值复位。
[0036]相位延迟部112被配置成接收相位检测信号I3DOUT和时钟CLK并且产生相位同步信号rosYNC。相位延迟部112的延迟值是通过将计数及比较部111对相位检测信号I3DOUT计数的时间建模而获得的值。当滤波器更新信号VALIDF产生时，相位延迟部112要提供与滤波器更新信号VALIDF同步的相位信息。因此，相位延迟部112将相位检测信号I3DOUT延迟在计数及比较部111对产生相位检测信号roouT的次数进行计数时所延迟的时间，并且产生相位同步信号rosYNC。
[0037]相位同步部113被配置成接收更新脉冲VALID_CLK和相位同步信号I3DSYNC并且产生滤波器更新信号VALIDF和相位信息PD_DELAY。同步部113从更新脉冲VALID_CLK产生滤波器更新信号VALIDF，并且通过将相位同步信号I3DSYNC与更新脉冲VALID_CLK同步，而产生相位信息PD_DELAY。
[0038]在图4中，同步部113包括第一触发器113-1和第二触发器113_2。第一触发器113-1经由输入端子接收外部电压VDD并且经由时钟端子接收更新脉冲VALID_CLK，并且经由输出端子产生滤波器更新信号VALIDF。据此，如果更新脉冲VALID_CLK产生，则第一触发器113-1可以产生滤波器更新信号VALIDF。第二触发器113-2经由输入端子接收相位同步信号I3DSYNC和经由时钟端子接收更新脉冲VALID_CLK，并且经由输出端子输出相位信息PD_DELAY。当接收到更新脉冲VALID_CLK时，第二触发器113-2提供相位同步信号I3DSYNC作为相位信息PD_DELAY。据此，第二触发器113-2可以与滤波器更新信号VALIDF输出的时刻同步输出相位信息PD_DELAY。
[0039]图5是示出图3的定时器120的一个实施例的配置的图。在图5中，定时器120包括多个触发器121至127以及反相器128。定时器120包括六个串联连接的T触发器121至126以及D触发器127。第一 T触发器121接收时钟CLK并且产生延迟时钟CLK2。当时钟CLK经过后续的触发器时，时钟CLK被分频。因此，从各个T触发器121至126输出时间时钟CLK2、CLK4、CLK8、CLK16、CLK32以及CLK64。已经过六个T触发器121至126的延迟时钟CLK64可以是通过对时钟CLK进行64分频而获得的信号。D触发器127接收延迟时钟CLK64并输出定时器更新信号VALIDT。触发器121至127响应于更新信号VALID而被复位。由于反相器128接收更新信号VALID并将更新信号VALID反相，因此触发器121至127通过经由复位端子接收反相器128的输出而被复位。因此，定时器120可以通过将时钟CLK延迟而在经过预定时间之后产生定时器更新信号VALIDT。本发明并不限于使用七个触发器来构成定时器120，并且要注意，可以增加或较少触发器的数量以改变所述预定时间。
[0040]图6是示出根据本发明的一个实施例的时钟发生电路I的操作的时序图。下文将参照图2至图6来描述根据本发明本实施例的时钟发生电路I的操作。当相位检测单元
13检测输入时钟CLKI的相位和反馈时钟CLKF的相位并且滤波器单元100正常地产生滤波器更新信号VALIDF时，更新信号VALID基于滤波器更新信号VALIDF而产生。当更新信号VALID产生时，延迟线控制单元14根据相位信息PD_DELAY而重新设定延迟线11的延迟值。
[0041]之后，如果发生阻塞现象，则滤波器单元loo通过接收相位检测信号roouT可能不会正常地产生滤波器更新信号VALIDF。在图6中，未产生滤波器更新信号VALIDF的情况用阴影线表示。如果未在预定时间内产生滤波器更新信号VALIDF，则定时器120产生定时器更新信号VALIDT。如果更新信号VALID基于定时器更新信号VALIDT而产生，则延迟线控制单元14根据相位信息PD_DELAY而更新延迟线11的延迟值。定时器120响应于更新信号VALID而被复位。
[0042]图7是示出根据本发明的另一个实施例的时钟发生电路2的配置的图。图7的时钟发生电路2还包括增加在根据本发明的实施例的时钟发生电路I的锁定检测单元200。图7所示的时钟发生电路2中的延迟线11、延迟建模单元12、相位检测单元13、滤波器单元100以及延迟线控制单元14与图2的时钟发生电路I中的相同。
[0043]锁定检测单元200被配置成接收滤波器更新信号VALIDF并且产生锁定信号L0CKDET。锁定信号L0CKDET是指示延迟锁定操作完成的信号并且锁定延迟线11的延迟值。可以产生锁定信号L0CKDET来指示输入时钟CLKI的粗略延迟操作(coarse delayoperation)完成，并且命令精细延迟操作(fine delay operation)。延迟线控制单元14响应于锁定信号L0CKDET不更新并锁定延迟线的延迟值。
[0044]锁定检测单元200响应于滤波器更新信号VALIDF产生锁定信号L0CKDET，并且不响应于定时器更新信号VALIDT产生锁定信号L0CKDET。也就是说，锁定信号L0CKDET不由基于定时器更新信号VALIDT产生的更新信号VALID来产生。因此，虽然时钟发生电路2响应于滤波器更新信号VALIDF和定时器更新信号VALIDT中的任意一个来执行改变延迟线11的延迟值的更新操作，但是时钟发生电路2仅响应于滤波器更新信号VALIDF来执行锁定操作。
[0045]在图2所示的时钟发生电路I中，当由于发生阻塞现象而不产生滤波器更新信号VALIDF时，通过从定时器更新信号VALIDT产生更新信号VALID来强制执行更新操作，以避免阻塞现象。然而，因为定时器更新信号VALIDT是无论相位检测信号roouT如何而产生的信号，所以当从基于定时器更新信号VALIDT而产生的更新信号VALID产生锁定信号L0CKDET时，可能会错误地执行延迟锁定操作。换言之，尽管输入时钟CLKI的上升沿与反馈时钟CLKF的上升沿应彼此同步，但当输入时钟CLKI的上升沿与反馈时钟CLKF的上升沿彼此同步或输入时钟CLKI的下降沿与反馈时钟CLKF的下升沿彼此同步时，可能会错误地产生锁定信号L0CKDET。S卩，可能发生半锁定现象(half lock phenomenon)。因此,根据本发明实施例的时钟发生电路2仅基于滤波器更新信号VALIDF而产生锁定信号L0CKDET。由于滤波器更新信号VALIDF是通过对相位检测单元13产生的相位检测信号I3DOUT正常计数而产生的信号，因此可以防止半锁定现象发生。
[0046]图8是示出图7的锁定检测单元200的一个实施例的配置的图。在图8中，锁定检测单元200包括第三触发器210和第四触发器220。第三触发器210经由输入端子接收外部电压VDD，经由时钟端子接收滤波器更新信号VALIDF，并且经由输出端子产生锁定脉冲L0CKRSTB。据此，当接收到滤波器更新信号VALIDF时，第三触发器210产生锁定脉冲L0CKRSTB。
[0047]第四触发器220经由输入端子接收外部电压VDD，经由时钟端子接收相位信息PD_DELAY,并且经由输出端子产生锁定信号L0CKDET。另外，第四触发器220经由复位端子接收锁定脉冲L0CKRSTB。第四触发器220被保持在复位状态直到锁定脉冲L0CKRSTB产生。如果接收到锁定脉冲L0CKRSTB，则第四触发器220的复位状态被解除。此时，当相位信息PD_DELAY从低电平改变为高电平时，第四触发器220可产生具有外部电压VDD的电平的锁定信号L0CKDET。锁定信号L0CKDET输入至延迟线控制单元14并且指示延迟锁定操作完成。
[0048]图9是示出当基于定时器更新信号VALIDT而产生锁定信号L0CKDET时发生半锁定现象的情况的时序图，以及图10是示出根据本发明的实施例的时钟发生电路2的操作的时序图。下文将参照图7至图10来描述根据本发明的实施例的时钟发生电路2的操作。
[0049]在图9中，锁定检测单元200响应于基于滤波器更新信号VALIDF和定时器更新信号VALIDT而产生的更新信号VALID，来产生锁定信号LOCKDET。如果发生阻塞现象且产生定时器更新信号VALIDT，则锁定检测单元200的第三触发器210响应于指示更新操作的更新信号VALID而产生锁定脉冲LOCKRSTB，并且第四触发器220的复位状态响应于锁定脉冲LOCKRSTB而被解除。而后，如果随着从滤波器单元100产生滤波器更新信号VALIDF而产生更新信号VALID，则锁定检测单元200的第四触发器220根据相位信息PD_DELAY产生锁定信号LOCKDET。如果锁定检测单元200通过滤波器更新信号VALIDF接收在更新操作中高电平的相位信息PD_DELAY，则锁定检测单元200的第四触发器220认为相位信息PD_DELAY已正常地从低电平转变为高电平，并且将锁定信号LOCKDET使能。在此情况下，可能会发生如上述的半锁定现象。因此，根据本发明实施例的时钟发生电路2的锁定检测单元200，基于滤波器更新信号VALIDF而产生锁定信号LOCKDET。
[0050]可以从图10看出，即使当根据定时器更新信号VALIDT而执行更新操作时，锁定检测单元200的第三触发器210不产生锁定脉冲LOCKRSTB。此后，如果滤波器100产生滤波器更新信号VALIDF，则锁定检测单元200的第三触发器210产生锁定脉冲LOCKRSTB并解除第四触发器220的复位状态。之后，当滤波器更新信号VALIDF产生并且相位信息PD_DELAY从低电平转变为高电平时，锁定检测单元200的第四触发器220将锁定信号LOCKDET使能。锁定信号LOCKDET输入至延迟线控制单元14并且指示延迟锁定操作完成。根据本发明的实施例时钟发生电路2，可以仅在正常执行输入时钟CLKI和反馈时钟CLKF的相位检测且产生滤波器更新信号VALIDF时，解除锁定检测单元200的第四触发器220的复位状态。因此，只有当确认了相位信息PD_DELAY正常地从低电平转变为高电平时，才产生锁定信号L0CKDET，从而可防止半锁定现象发生。
[0051]虽然上文已描述了某些实施例，但本领域技术人员将会理解，上述实施例仅作为示例。因此，延迟控制电路和使用延迟控制电路的时钟发生电路不应受到上述实施例限制。确切地说，本文描述的延迟控制电路和使用延迟控制电路的时钟发生电路应仅由与上述描述和附图相结合的所附权利要求来限制。
【权利要求】
1.一种时钟发生电路包括: 延迟线，所述延迟线被配置成将输入时钟延迟并且产生延迟时钟； 延迟建模单元，所述延迟建模单元被配置成将所述延迟时钟延迟建模的延迟值并且产生反馈时钟； 相位检测单元，所述相位检测单元被配置成比较所述输入时钟的相位与所述反馈时钟的相位，并且产生相位检测信号； 滤波器单元，所述滤波器单元被配置成接收所述相位检测信号并且产生相位信息，当所述相位检测信号被产生具有第一电平的次数与所述相位检测信号被产生具有第二电平的次数之间的差值大于或等于阈值时产生更新信号，而当所述差值小于所述阈值时，在经过预定时间之后产生所述更新信号；以及 延迟线控制单元，所述延迟线控制单元被配置成响应于所述更新信号和所述相位信息来设定所述延迟线的延迟值。
2.如权利要求1所述的时钟发生电路，其中，所述滤波器单元包括: 滤波器，所述滤波器被配置成响应于所述相位检测信号而产生滤波器更新信号和所述相位信息； 定时器，所述定时器被配置成响应于时钟和所述更新信号来产生定时器更新信号；以及 信号组合部分，所述信号组合部分被配置成响应于所述滤波器更新信号和所述定时器更新信号来产生所述更新信号。`
3.如权利要求2所述的时钟发生电路，其中，所述滤波器包括: 计数及比较部，所述计数及比较部被配置成对已产生具有第一电平和第二电平的相位检测信号的次数进行计数，并且基于所述差值来产生更新脉冲； 相位延迟部，所述相位延迟部被配置成将所述相位检测信号延迟并且产生相位同步信号；以及 同步部，所述同步部被配置成接收所述更新脉冲和所述相位同步信号并且产生所述滤波器更新信号和所述相位信息。
4.如权利要求3所述的时钟发生电路，其中，所述计数及比较部在所述相位检测信号被产生具有第一电平的次数与所述相位检测信号被产生具有第二电平的次数之间的差值大于或等于所述阈值时，产生所述更新脉冲，而在所述差值小于所述阈值时不产生所述更新脉冲。
5.如权利要求3所述的时钟发生电路，其中，所述相位延迟部的延迟值通过将所述计数及比较部对所述相位检测信号计数的时间进行建模来设定。
6.如权利要求3所述的时钟发生电路，其中，所述定时器通过将所述时钟延迟而在经过所述预定时间之后产生所述定时器更新信号，并且响应于所述更新信号而被复位。
7.如权利要求3所述的时钟发生电路，其中，所述同步部包括: 第一信号发生部分，所述第一信号发生部分被配置成响应于所述更新脉冲而产生所述滤波器更新信号；以及 第二信号发生部分，所述第二信号发生部分被配置成响应于所述更新脉冲而提供所述相位同步信号作为所述相位信息。
8.—种时钟发生电路包括: 延迟线，所述延迟线被配置成将输入时钟延迟并且产生延迟时钟； 延迟建模单元，所述延迟建模单元被配置成将所述延迟时钟延迟建模的延迟值并且产生反馈时钟； 相位检测单元，所述相位检测单元被配置成比较所述输入时钟的相位与所述反馈时钟的相位，并且产生相位检测信号； 滤波器单元，所述滤波器单元被配置成接收所述相位检测信号，产生滤波器更新信号和相位信息，以及当未在预定时间内产生所述滤波器更新信号时产生定时器更新信号；以及 延迟线控制单元，所述延迟线控制单元被配置成响应于所述滤波器更新信号、所述定时器更新信号和所述相位信息来设定所述延迟线的延迟值。
9.如权利要求8所述的时钟发生电路，其中，所述滤波器单元在所述相位检测信号被产生具有第一电平的次数与所述相位检测信号被产生具有第二电平的次数之间的差值大于或等于阈值时，产生所述滤波器更新信号，而当所述差值小于所述阈值时，在经过所述预定时间之后产生所述定时器更新信号。
10.如权利要求8所述的时钟发生电路，其中，所述滤波器单元包括: 滤波器，所述滤波器被配置成响应于所述相位检测信号而产生所述滤波器更新信号和所述相位信息；以及 定时器，所述定时器被配置成响应于时钟和更新信号而产生所述定时器更新器信号。`
11.如权利要求8所述的时钟发生电路，其中，所述滤波器包括: 计数及比较部，所述计数及比较部被配置成对所述相位检测信号已被产生具有第一电平和第二电平的次数进行计数，并且基于差值而产生更新脉冲； 相位延迟部，所述相位延迟部被配置成将所述相位检测信号延迟并且产生相位同步信号；以及 同步部，所述同步部被配置成接收所述更新脉冲和所述相位同步信号并且产生所述滤波器更新信号和所述相位信息。
12.如权利要求11所述的时钟发生电路，其中，所述计数及比较部在所述相位检测信号被产生具有第一电平的次数与所述相位检测信号被产生具有第二电平的次数之间的差值大于或等于所述阈值时，产生所述更新脉冲，而当所述差值小于所述阈值时不产生所述更新脉冲。
13.如权利要求11所述的时钟发生电路，其中，所述相位延迟部的延迟值通过将所述计数及比较部对所述相位检测信号计数的时间进行建模来设定。
14.如权利要求11所述的时钟发生电路，其中，所述同步部包括: 第一信号发生部分，所述第一信号发生部分被配置成响应于所述更新脉冲而产生所述滤波器更新信号；以及 第二信号发生部分，所述第二信号发生部分被配置成响应于所述更新脉冲而提供所述相位同步信号作为所述相位信息。
15.如权利要求8所述的时钟发生电路，其中，所述延迟线控制单元响应于所述滤波器更新信号和所述定时器更新信号中的至少一个来根据所述相位信息设定所述延迟线的延迟值。
16.如权利要求10所述的时钟发生电路，其中，所述延迟线控制单元包括信号组合部分，所述信号组合部分被配置成响应于所述滤波器更新信号和所述定时器更新信号来产生所述更新信号，并且响应于所述更新信号和所述相位信息来设定所述延迟线的延迟值。
17.如权利要求16所述的时钟发生电路，其中，所述定时器通过延迟所述时钟而在经过所述预定时间之后产生所述定时器更新信号，并且响应于所述更新信号而被复位。
18.如权利要求8所述的时钟发生电路，还包括: 锁定检测单元，所述锁定检测单元被配置成响应于所述滤波器更新信号而产生锁定信号。
19.一种延迟控制电路包括: 相位检测单元，所述相位检测单元被配置成检测第一时钟的相位与第二时钟的相位并且产生相位检测信号； 滤波器单元，所述滤波器单元被配置成响应于所述相位检测信号而产生滤波器更新信号和相位信息，以及当未在预定时间内产生所述滤波器更新信号时产生定时器更新信号；延迟线控制单元，所述延迟线控制单元被配置成响应于所述滤波器更新信号、所述定时器更新信号以及所述相位信息来设定所述延迟线的延迟值；以及 锁定检测单元，所述锁定检测单元被配置成响应于所述滤波器更新信号而产生锁定信号。
20.如权利要求19所述`的延迟控制电路，其中，所述滤波器单元在所述相位检测信号被产生具有第一电平的次数与所述相位检测信号被产生具有第二电平的次数之间的差值大于或等于阈值时，产生所述滤波器更新信号，而当所述差值小于所述阈值时，在经过所述预定时间之后产生所述定时器更新信号。
21.如权利要求19所述的延迟控制电路，其中，所述滤波器单元包括: 滤波器，所述滤波器被配置成响应于所述相位检测信号而产生所述滤波器更新信号和所述相位信息；以及 定时器，所述定时器被配置成响应于时钟和更新信号而产生所述定时器更新器信号。
22.如权利要求21所述的延迟控制电路，其中，所述滤波器包括: 计数及比较部，所述计数及比较部被配置成对所述相位检测信号已被产生具有第一电平和第二电平的次数进行计数，并且基于差值而产生更新脉冲； 相位延迟部，所述相位延迟部被配置成将所述相位检测信号延迟并且产生相位同步信号；以及 同步部，所述同步部被配置成接收所述更新脉冲和所述相位同步信号并且产生所述滤波器更新信号和所述相位信息。
23.如权利要求22所述的延迟控制电路，其中，所述计数及比较部在所述相位检测信号被产生具有第一电平的次数与所述相位检测信号被产生具有第二电平的次数之间的差值大于或等于所述阈值时，产生所述更新脉冲，而当所述差值小于所述阈值时不产生所述更新脉冲。
24.如权利要求22所述的延迟控制电路，其中，所述相位延迟部的延迟值通过将所述计数及比较部对所述相位检测信号计数的时间进行建模来设定。
25.如权利要求22所述的延迟控制电路，其中，所述同步部包括: 第一信号发生部分，所述第一信号发生部分被配置成响应于所述更新脉冲产生所述滤波器更新信号；以及 第二信号发生部分，所述第二信号发生部分被配置成响应于所述更新脉冲提供所述相位同步信号作为所述相位信息。
26.如权利要求19所述的延迟控制电路，其中，所述延迟线控制单元响应于所述滤波器更新信号和所述定时器更新信号中的至少一个，根据所述相位信息来设定所述延迟线的延迟值。
27.如权利要求21所述的延迟控制电路，其中，所述延迟线控制单元包括信号组合部分，所述信号组合部分被配置成响应于所述滤波器更新信号和所述定时器更新信号来产生所述更新信号，并且响应于所述更新信号和所述相位信息来设定所述延迟线的延迟值。
28.如权利要求27所述的延迟控制电路，其中，所述定时器通过延迟所述时钟而在经过所述预定时间之后产生所述定 时器更新信号，并且响应于所述更新信号而被复位。
【文档编号】H03L7/085GK103516355SQ201310063315
【公开日】2014年1月15日 申请日期:2013年2月28日 优先权日:2012年6月20日
【发明者】权大韩, 金龙珠, 张在旻, 崔海郎 申请人:爱思开海力士有限公司