一种电流舵数模转换器及电流舵数模转化方法与流程

本发明涉及集成电路技术，尤其涉及一种电流舵数模转换器及电流舵数模转化方法。

背景技术：

通信技术的发展，对数模转换器(DAC，Digital to Analog Converters)的速度与精度提出了更高的要求，高清视频、高质量通话，都需要高速DAC。电流舵驱动数模转换器(CS DAC，Current Steering Digital to Analog Converters)使这一矛盾得到了有效的缓解。不同于其他结构的DAC，CS DAC结构简单，由二进制电流源或者电流源矩阵，再加上二进制数控制的电流开关或者经过译码器转成的温度计码控制器构成。电流源的电流可以通过开关切换到直接接地的电阻上(高速应用)，如图1，或接到通过一个缓冲器的反馈电阻上(低速应用)，如图2所示。在实际应用中，输出采用差分结构以减小共模噪声对输出模拟信号的干扰。为了提高电流源的匹配特性，通常采用单位电流源阵列代替二进制电流源。

图2显示了传统上基本的电流源单元的结构(current cell)。每一个电流源单元包括一个由P型金属绝缘体半导体(PMOS，Positive Channel Metal Oxide Semiconductor)MP与MPC组成的正电流，以及由N型金属绝缘体半导体(NMOS，Negative Channel Metal Oxide Semiconductor)MN与MNC组成的负电流。DAC的输入数字数据在时钟的控制下通过一解码器转变成电流控制信号DC与DCB，控制着这一路电流源的打开与关闭。由此产生的差分电流信号I_op与I_on然后被加到通过一个缓冲器的反馈电阻(或直接接地的电阻)构成的电流电压转换器(I2V)上，从而输出相应的被转化的差分电压OUTP与OUTN。

图3显示了图2中的电流源单元的有关输入与输出波形。clk为DAC的输入时钟，data为输入数字数据，DAC current为相应的输出电流I_op或I_on。

由于电路的有限速度，DAC的输出电流有着有限的上升与下降沿t_r与t_f。当输入数据data是一单个的逻辑‘1’时，输出电流在一个时钟周期有一个上升沿与一个下降沿；当输入时一串连续的逻辑‘1’(例如图3中的三个)时，输出电流也会在这连续的‘1’的起始有一个上升沿，在结尾有一个下降沿，如图3所示。

DAC最终的输出信号的能量与电流对时间的积分(即图3DAC current波形下所包含的面积例如A₀，……，A₃等)有关。假设一个理想的电流源对应输入数据‘1’的电流输出面积为1的话，图3中A0对应着1-ΔAr+ΔAf，其中ΔAr为由于有限的上升沿而失去的面积，而ΔAf为由于下降沿而增加的面积。通常来说，ΔAr≠ΔAf，并且由于随着温度与工艺的变化，两者很难会作到相等。图3中A₁＝1-ΔA_r，A₂＝1，A₃＝1+ΔA_f。所以它们之间的比值A₁:A₀，A₂:A₀，A₃:A₀，就不再是1:1的关系了。也就是说，输出信号的能量会产生与输入信号幅度相关的误差，从而引起输出信号的谐波失真。此种现象引起的信号的谐波失真被称为符号间干扰(ISI)。

一种常见的消除上述由于输出电流有限的上升/下降沿而引起的DAC输出信号的谐波失真的方法如图4所示。不再如电流图3中所示电流在要在整个时钟周期内要开通，图4中的电流只需在一个时钟周期的部分时间内开通，例如图中所示的半个时钟周期。如果仍假设一个理想的电流源对应输入数据‘1’的电流输出在一个时钟周期内面积为1，那图4中每一个输出电流所覆盖的面积A₀，……,A₃都为1/2-ΔA_r+ΔA_f。这就消除了因输入信号幅度不同而引起的相关误差，即谐波失真。像图4中这种电流只需在一个时钟周期的部分时间内开通的开关方式被称为归零式(RZ)。与之相对的，像图3中的实现方法被称为不归零式(NRZ)。

图4的RZ开关方式虽消除了上面ISI引起的谐波失真，但因其只在一个时钟周期的部分时间电流开通，所以会丧失电路部分的效率；其次，因电流的开 通时间缩短，所以它对电流单元电路，特别是之后的I2V的缓冲器的速度的要求会随开关时间的缩短而增加，即电路的功耗会上升。

技术实现要素：

为解决上述技术问题，本发明实施例提供了一种电流舵数模转换器及电流舵数模转化方法。

本发明实施例提供的电流舵数模转换器，包括：

数字输入电路，用于接收数字数据的输入，并将所述数字数据发送给行译码器和列译码器；

与所述行译码器和列译码器均连接的洗牌电路，用于生成开关序列，并将所述开关序列发送给所述行译码器和列译码器；

与所述数字输入电路分别连接的行译码器和列译码器，用于结合所述开关序列，将所述数字数据的行数据和列数据分别转换为相应的温度计码；并将转换的温度计码发送给电流源矩阵；

电流源矩阵，用于根据接收到所述温度计码，控制电流的开与关，输出电流数据；

与所述电流源矩阵连接的电流电压转换器，用于将所述电流数据转换为电压数据。

本发明实施例中，所述电流舵数模转换器还包括：时钟选择电路，用于控制时钟的频率。

本发明实施例中，所述电流源矩阵由多个电流源单元组成；所述电流源单元包括：PMOS电路、NMOS电路、一对共源极共漏极开关MPSW1和MPSW2、另一对共源极共漏极开关MPSW3和MPSW4；一对共源极共漏极开关MNSW1和MNSW2、另一对共源极共漏极开关MNSW3和MNSW4。

本发明实施例中，MPSW1的栅极接DC，MPSW2的栅极接DCB，漏极接I_OP；MPSW3的栅极接DBC，MPSW4的栅极接DBCB，漏极接I_ON，MPSW1、MPSW2和MPSW3、MPSW4的源极接在共同的PMOS偏置电流源MP和MPC 上；

MNSW1的栅极接DC，MNSW2的栅极接DCB，漏极接I_ON；MNSW3的栅极接DBC，MNSW4的栅极接DBCB，漏极接I_OP；MNSW1、MNSW2和MNSW3、MNSW4的源极接在共同的NMOS偏置电流源MN和MNC上；I_OP和I_ON接到电流电压转换器I2V的两端；

其中，开关控制信号DC、DCB、DBC、DBCB由2个数字数据的生成。

本发明实施例中，所述开关控制信号DC、DCB、DBC、DBCB分别为：

DC＝shuffle×data；

DCB＝shuffleb×data；

DBC＝shuffle×datab；

DBCB＝shuffleb×datab；

其中，shuffle和shuffleb为所述开关序列，data和datab为所述数字数据。

本发明实施例中，当时钟频率与数字数据速率相同时，每对开关在所述开关序列的选择下每半个时钟周期轮流开通；

当时钟频率为数字数据速率一半时，每对开关在所述开关序列的选择下以当前时钟的一半周期轮流开通。

本发明实施例中，所述电流电压转换器为利用缓冲器形成的反馈电阻，或者为直接接地的电阻。

本发明实施例提供的电流舵数模转化方法包括：

接收数字数据的输入，以及生成开关序列；

结合所述开关序列，将所述数字数据的行数据和列数据分别转换为相应的温度计码；

根据接收到所述温度计码，控制电流的开与关，输出电流数据；

将所述电流数据转换为电压数据。

本发明实施例利用CS DAC电流源单元和洗牌电路，实现了等机会扰动的电流舵DAC，保证对应输入数字数据N个连续逻辑‘1’和单个逻辑‘1’的情形的电流输出绝对准确的N倍关系，从而解决了非归零码DAC的因为上升和 下降沿而产生的谐波失真问题，同时又避免引入像归零码DAC引入的额外的功耗。本发明实施例的技术方案提出了等机会扰动的(EP，Equal Perturbation)电流开关控制方式，针对CS DAC的上述ISI引起的输出信号谐波失真问题，通过提高时钟频率，以双沿采集数据，以实现一个数据周期内两次的RZ电流开关方式；或者不提高时钟频率，以两路电流开关交替实现NRZ的开关方式。该方式针对开关电流具有有限上升、下降沿的特点，让数字数据中每一个逻辑‘1’都有相同数目的上升、下降沿，从而消除了ISI引起的谐波失真。另一方面，本发明实施例因在一个时钟周期内对输出信号的扰动小，所以也不会引起对电路功耗的额外要求。

附图说明

图1是电流舵DAC的基本结构图；

图2是传统的电流源矩阵的电流源单元图；

图3是传统CS DAC输入时钟与数据波形，以及输出电流波形与电流误差的示意图；

图4是传统的改进型的电流输出波形与消除ISI误差的示意图；

图5是本发明实施例的电流舵数模转器的结构组成示意图；

图6是本发明实施例的电流源矩阵的电流源单元示意图；

图7是本发明实施例的用近似NRZ的电流开关方式的输出电流波形与消除ISI误差的示意图；

图8是本发明实施例的用对连续的逻辑‘1’的数据引入两路电流开关轮流的开启与关闭的方式的输出电流波形与消除ISI误差的示意图；

图9是本发明实施例的电流舵数模转化方法的流程示意图。

具体实施方式

为了能够更加详尽地了解本发明实施例的特点与技术内容，下面结合附图对本发明实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来 限定本发明实施例。

本发明实施例的电流舵数模转换器是一种新型的等机会扰动CS DAC，用两倍于数字数据的时钟频率通过两路电流开关在一个数据周期内产生两个RZ电流波形，取其结果相加，拼合成一个近似NRZ输出波形。或者，在开关逻辑控制模块引入一洗牌(shuffle)电路，通过对两路电流开关轮流的开启与关闭，从而在对应输入数据data中的每一个逻辑‘1’的电流输出都引入一个上升沿与一个下降沿，实现对ISI引起的谐波失真的消除。

图5为本发明实施例的电流舵数模转换器的结构组成示意图，如图5所示，所述电流舵数模转换器包括：

数字输入电路51，用于接收数字数据的输入，并将所述数字数据发送给行译码器52和列译码器53；

与所述行译码器52和列译码器53均连接的洗牌电路54，用于生成开关序列，并将所述开关序列发送给所述行译码器52和列译码器53；

与所述数字输入电路51分别连接的行译码器52和列译码器53，用于结合所述开关序列，将所述数字数据的行数据和列数据分别转换为相应的温度计码；并将转换的温度计码发送给电流源矩阵55；

电流源矩阵55，用于根据接收到所述温度计码，控制电流的开与关，输出电流数据；

与所述电流源矩阵55连接的电流电压转换器(I2V)56，用于将所述电流数据转换为电压数据。

所述电流舵数模转换器还包括：时钟选择电路57，用于控制时钟的频率。

所述电流源矩阵55由多个电流源单元组成；所述电流源单元包括：P型金属绝缘体半导体PMOS电路、N型金属绝缘体半导体NMOS电路、一对共源极共漏极开关MPSW1和MPSW2、另一对共源极共漏极开关MPSW3和MPSW4；一对共源极共漏极开关MNSW1和MNSW2、另一对共源极共漏极开关MNSW3和MNSW4。

MPSW1的栅极接DC，MPSW2的栅极接DCB，漏极接I_OP；MPSW3的栅 极接DBC，MPSW4的栅极接DBCB，漏极接I_ON，MPSW1、MPSW2和MPSW3、MPSW4的源极接在共同的PMOS偏置电流源MP和MPC上；

MNSW1的栅极接DC，MNSW2的栅极接DCB，漏极接I_ON；MNSW3的栅极接DBC，MNSW4的栅极接DBCB，漏极接I_OP；MNSW1、MNSW2和MNSW3、MNSW4的源极接在共同的NMOS偏置电流源MN和MNC上；I_OP和I_ON接到电流电压转换器I2V的两端；

I_OP和I_ON接到I2V的两端，具体地，I_OP和I_ON接到模拟BUF的两个输入端，模拟BUF的两个输入端和输出端跨界电阻和电容，起到电流电压化器(I2V)的作用，I2V的输出端输出模拟电压。

其中，开关控制信号DC、DCB、DBC、DBCB由2个数字数据的生成。

所述开关控制信号DC、DCB、DBC、DBCB分别为：

DC＝shuffle×data；

DCB＝shuffleb×data；

DBC＝shuffle×datab；

DBCB＝shuffleb×datab；

其中，shuffle和shuffleb为所述开关序列，data和datab为所述数字数据。

当时钟频率与数字数据速率相同时，每对开关在所述开关序列的选择下每半个时钟周期轮流开通；

当时钟频率为数字数据速率一半时，每对开关在所述开关序列的选择下以当前时钟的一半周期轮流开通。

所述电流电压转换器56为利用缓冲器形成的反馈电阻，或者为直接接地的电阻。

本发明实施例中，参照图5，与传统结构图1相比，本发明实施例的新型的电流舵数模转化方法在电流开关控制链路上增加了一洗牌(shuffle)电路，并且可选择的增加一时钟选择电路。与此相对应，本发明的电源源矩阵的矩阵单元电路如图6所示。洗牌电路产生依次交错的采集电流源开关次序，提供给 行译码器和列译码器。经过行译码和列译码过后的温度计码传给电流源矩阵。电流源矩阵的输出端连接I2V实现电流对电压的转换。

如图6，是本发明实施例的电流源单元的电路结构图，分为PMOS部分和NMOS部分，开关由四组信号DC、DCB、DBC、DBCB产生的2个DAC的输出叠加而成。MPSW1和MPSW2是一对共源极共漏极开关。MPSW1的栅极接DC，MPSW2的栅极接DCB，漏极接I_OP；MPSW3和MPSW4是另一对共源极共漏极开关。MPSW3的栅极接DBC，MPSW4的栅极接DBCB，漏极接I_ON，MPSW1、MPSW2和MPSW3、MPSW4的源极接在共同的PMOS偏置电流源MP和MPC上。MNSW1和MNSW2是一对共源极共漏极开关。MNSW1的栅极接DC，MNSW2的栅极接DCB，漏极接I_ON；MNSW3和MNSW4是另一对共源极共漏极开关。MNSW3的栅极接DBC，MNSW4的栅极接DBCB，漏极接I_OP。MNSW1、MNSW2和MNSW3、MNSW4的源极接在共同的NMOS偏置电流源MN和MNC上。I_OP和I_ON接到I2V的两端。I2V可以是通过一个缓冲器的反馈电阻，也可以是直接接地的电阻。I2V差分输出就是DAC的输出OUTP和OUTN，完成从数字到模拟的转换。I_OP和I_ON接到I2V的两端，具体地，I_OP和I_ON接到模拟BUF的两个输入端，模拟BUF的两个输入端和输出端跨界电阻和电容，起到电流电压化器(I2V)的作用，I2V的输出端输出模拟电压。

在图6的单元线路中，开关控制信号DC＝shuffle×data，DCB＝shuffleb×data，DBC＝shuffle×datab，DBCB＝shuffleb×datab。所以在每一个数据data周期，正负电流由data的逻辑值决定哪个流向I_op，哪个流向I_on。而究竟是流经每对电流控制开关MPSW1和MPSW2、MPSW3和MPSW4、MNSW1和MNSW2、MNSW3和MNSW4的哪一个则由shuffle的逻辑值决定。当被分频的控制时钟CLK频率与data速率相同时，上述每对开关会在shuffle的选择下每半个时钟周期轮流开通；同样当被分频的控制时钟CLK频率为data速率一半时，上述每对开关也会在shuffle的选择下以现在的每半个时钟周期轮流开通。所以shuffle模块就像洗牌的作用一样使得每对电流开关的两个开关不停的循环 交替开、关。

图7显示了当控制时钟CLK频率与数据的速率相同时图6的电流源基本单元的输出电流波形与电流误差。可以看到，在shuffle模块的选择下，比如开关MPSW1在上半个时钟周期先打开，而此时开关MPSW2则处于关闭状态；在下半个时钟周期，开关MPSW1关闭，而开关MPSW2打开；下个时钟周期，开关MPSW1在上半个时钟周期又打开，开关MPSW2则关闭。由于每对开关在每个数据周期内的一次开、关交替，每个电流源在一个数据周期内的覆盖面积(A_i+A’_i，i＝0,……,3)均为1-2×ΔA_r+2×ΔA_f。所以不论data中的数据格式是什么，所有对应‘1’的电流输出都是相等的，即消除了ISI引起的谐波失真。由于在每对开关中间交替时上升沿引起的电流丢失与下降沿引起的电流添加可以部分抵消，所以对电路的扰动较小，对电路功耗也没有明显额外需求。

图8是控制时钟CLK频率为数据的速率一半时的情形。同上述分析相似，在shuffle模块的选择下，每对电流控制开关也是经每半个时钟周期(即一个数据周期)交替的开、关。由图8可看出，每个电流源在一个数据周期内的覆盖面积(A_i+A’_i，i＝0,……,3)均为1-ΔA_r+ΔA_f，同样消除了由于ISI引起的谐波失真。并且此方法对电路引起的最大扰动与图2中传统的方法相同，所以不增加对功耗的额外需求。

应该理解的是，本发明提出的等机会扰动CS DAC的结构，是时钟选择电路、洗牌电路(shuffle)、对称电流源矩阵的结合的发明之两种实施方式，由此也能衍射新的实施方式也是本发明所包括和涵盖的。

图9为本发明实施例的电流舵数模转化方法的流程示意图，本示例中的电流舵数模转化方法应用于上述电流舵数模转换器中，如图9所示，所述方法包括以下步骤：

步骤901：接收数字数据的输入，以及生成开关序列。

具体地，数字输入电路接收数字数据的输入，并将所述数字数据发送给行译码器和列译码器。

与所述行译码器和列译码器均连接的洗牌电路生成开关序列，并将所述开 关序列发送给所述行译码器和列译码器。

步骤902：结合所述开关序列，将所述数字数据的行数据和列数据分别转换为相应的温度计码。

与所述数字输入电路分别连接的行译码器和列译码器结合所述开关序列，将所述数字数据的行数据和列数据分别转换为相应的温度计码；并将转换的温度计码发送给电流源矩阵。

步骤903：根据接收到所述温度计码，控制电流的开与关，输出电流数据。

电流源矩阵根据接收到所述温度计码，控制电流的开与关，输出电流数据。

步骤904：将所述电流数据转换为电压数据。

与所述电流源矩阵连接的电流电压转换器将所述电流数据转换为电压数据。

上述方案中，所述电流源矩阵由多个电流源单元组成；所述电流源单元包括：PMOS电路、NMOS电路、一对共源极共漏极开关MPSW1和MPSW2、另一对共源极共漏极开关MPSW3和MPSW4；一对共源极共漏极开关MNSW1和MNSW2、另一对共源极共漏极开关MNSW3和MNSW4。

MPSW1的栅极接DC，MPSW2的栅极接DCB，漏极接I_OP；MPSW3的栅极接DBC，MPSW4的栅极接DBCB，漏极接I_ON，MPSW1、MPSW2和MPSW3、MPSW4的源极接在共同的PMOS偏置电流源MP和MPC上；

MNSW1的栅极接DC，MNSW2的栅极接DCB，漏极接I_ON；MNSW3的栅极接DBC，MNSW4的栅极接DBCB，漏极接I_OP；MNSW1、MNSW2和MNSW3、MNSW4的源极接在共同的NMOS偏置电流源MN和MNC上；I_OP和I_ON接到I2V的两端；

其中，开关控制信号DC、DCB、DBC、DBCB由2个数字数据的生成。

具体地，I_OP和I_ON接到I2V的两端，具体地，I_OP和I_ON接到模拟BUF的两个输入端，模拟BUF的两个输入端和输出端跨界电阻和电容，起到电流电压化器(I2V)的作用，I2V的输出端输出模拟电压。

所述开关控制信号DC、DCB、DBC、DBCB分别为：

DC＝shuffle×data；

DCB＝shuffleb×data；

DBC＝shuffle×datab；

DBCB＝shuffleb×datab；

其中，shuffle和shuffleb为所述开关序列，data和datab为所述数字数据。

当时钟频率与数字数据速率相同时，每对开关在所述开关序列的选择下每半个时钟周期轮流开通；

当时钟频率为数字数据速率一半时，每对开关在所述开关序列的选择下以当前时钟的一半周期轮流开通。

本领域技术人员应当理解，图9所示的电流舵数模转化方法可参照前述电流舵数模转换器的相关描述而理解。

本发明实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。

在本发明所提供的几个实施例中，应该理解到，所揭露的方法和智能设备，可以通过其它的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合、或通信连接可以是通过一些接口，设备或单元的间接耦合或通信连接，可以是电性的、机械的或其它形式的。

上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元，即可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。

另外，在本发明各实施例中的各功能单元可以全部集成在一个第二处理单元中，也可以是各单元分别单独作为一个单元，也可以两个或两个以上单元集 成在一个单元中；上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。