1.一种用于可编程逻辑器件的时钟偏斜纠正方法，其特征在于，包括：
确定待进行时钟偏斜纠正的目标时序逻辑单元块，所述目标时序逻辑单元块包括至少两个设置在同一可编程逻辑器件内、且共用同一全局时钟源的时序逻辑单元块；
根据所述目标时序逻辑单元块中各时序逻辑单元块输入时钟的传输路径，确定所述目标时序逻辑单元块中参考时序逻辑单元块及纠正时序逻辑单元块；所述传输路径为时钟信号从所述全局时钟源到时序逻辑单元块的信号传输路径；
检测所述参考时序逻辑单元块输入时钟与所述纠正时序逻辑单元块输入时钟在相同时钟变化沿的时钟偏斜；
根据所述时钟偏斜，计算对所述纠正时序逻辑单元块输入时钟的纠正参数；
根据所述纠正参数，对所述纠正时序逻辑单元块输入时钟进行延时纠正。
2.如权利要求1所述的时钟偏斜纠正方法，其特征在于，所述根据所述目标时序逻辑单元块中各时序逻辑单元块输入时钟的传输路径，确定所述目标时序逻辑单元块中参考时序逻辑单元块及纠正时序逻辑单元块包括:
获取各时序逻辑单元块输入时钟的传输路径的路径长度；
比较各时序逻辑单元块输入时钟的传输路径的路径长度；
将路径长度最大的传输路径对应的时序逻辑单元块，作为所述参考时序逻辑单元块，其他时序逻辑单元块作为纠正时序逻辑单元块。
3.如权利要求2所述的时钟偏斜纠正方法，其特征在于，所述将路径长度最大的传输路径对应的时序逻辑单元块，作为所述参考时序逻辑单元块，其他时序逻辑单元块作为纠正时序逻辑单元块，包括：
若仅存在两种路径长度时，在延时纠正时，将路径长度最大的传输路径对应的时序逻辑单元块，作为所述参考时序逻辑单元块，其他时序逻辑单元块作为纠正时序逻辑单元块；
若存在至少三种路径长度时，在所有延时纠正中，将路径长度最大的传输路径对应的时序逻辑单元块，作为所述参考时序逻辑单元块，其他时序逻辑单元块作为纠正时序逻辑单元块；
或者，
若存在至少三种路径长度时，在第一次延时纠正中，将路径长度最大的传输路径对应的时序逻辑单元块，作为所述参考时序逻辑单元块，将路径长度第二大的传输路径对应的时序逻辑单元块，作为所述纠正时序逻辑单元块，进行第一次延时纠正；在第二次延时纠正中，将路径长度第二大的传输路径对应的时序逻辑单元块，作为所述参考时序逻辑单元块，将路径长度第三大的传输路径对应的时序逻辑单元块，作为所述纠正时序逻辑单元块，进行第二次延时纠正；依次循环，至所有的非路径长度最大的时序逻辑单元块都进行延时纠正。
4.如权利要求1至3任一项所述的时钟偏斜纠正方法，其特征在于，所述检测所述参考时序逻辑单元块输入时钟与所述纠正时序逻辑单元块输入时钟在相同时钟变化沿的时钟偏斜包括：
将所述参考时序逻辑单元块输入时钟作为第一寄存器的输入时钟，将所述纠正时序逻辑单元块输入时钟作为第二寄存器的输入时钟，所述第一寄存器及第二寄存器均为时钟上升沿触发；所述第一寄存器的输出信号连接脉冲信号生成器，所述第二寄存器的输出信号进过反相器后连接所述脉冲信号生成器，所述脉冲信号生成器仅在两个输入信号都为高电平时，输出高电平脉宽信号；
当所述参考时序逻辑单元块输入时钟的第一个上升沿到达，第一寄存器被触发，其输出信号由0变成1，第二寄存器的输出为0，所述脉冲信号生成器由0变成1；
当所述纠正时序逻辑单元块输入时钟的第一个上升沿到达，第二寄存器被触发，第二寄存器输出由0变成1，所述脉冲信号生成器由1变成0，得到一个高脉宽等于纠正时序逻辑单元块输入时钟与参考时序逻辑单元块输入时钟之间的时钟偏斜的偏斜脉冲信号。
5.如权利要求4所述的时钟偏斜纠正方法，其特征在于，所述根据所述时钟偏斜，计算对所述纠正时序逻辑单元块输入时钟的纠正参数包括：
将所述偏斜脉冲信号依次通过串联的多个单位延迟单元，所述单位延迟单元使得脉冲信号产生单位时间的延迟；
各单位延迟单元分别输出一个延迟脉冲信号；
比较所述各单位延迟单元的延迟脉冲信号与所述偏斜脉冲信号，确定与所述偏斜脉冲信号具备相同高脉宽的延迟脉冲信号对应的目标单位延迟单元；
根据所述目标单位延迟单元的位置属性，生成所述纠正参数。
6.如权利要求5所述的时钟偏斜纠正方法，其特征在于，所述根据所述纠正参数，对所述纠正时序逻辑单元块输入时钟进行延时纠正包括：
将所述纠正参数传输至延时单元链，所述延时单元链包括依次串联的多个时钟延迟单元、及与各时钟延迟单元分别对应的传输门，所述时钟延迟单元用于对所述纠正时序逻辑单元块输入时钟进行单位时间延迟；
根据所述纠正参数控制各时钟延迟单元对应的传输门的开关，控制对应时钟延迟单元是否工作；
处于工作状态的时钟延迟单元对所述纠正时序逻辑单元块输入时钟进行单位时间延迟，生成延迟纠正时序逻辑单元块输入时钟后，输入至所述纠正时序逻辑单元块。
7.一种用于可编程逻辑器件的时钟偏斜纠正电路，其特征在于，包括：时钟偏斜检测模块、偏斜控制模块及延时单元链，其中，
所述可编程逻辑器件包括待进行时钟偏斜纠正的目标时序逻辑单元块，所述目标时序逻辑单元块包括至少两个设置在同一可编程逻辑器件内、且共用同一全局时钟源的时序逻辑单元块；用于根据所述目标时序逻辑单元块中各时序逻辑单元块输入时钟的传输路径，确定所述目标时序逻辑单元块中参考时序逻辑单元块及纠正时序逻辑单元块；所述传输路径为时钟信号从所述全局时钟源到时序逻辑单元块的信号传输路径；
所述时钟偏斜检测模块用于检测所述参考时序逻辑单元块输入时钟与所述纠正时序逻辑单元块输入时钟在相同时钟变化沿的时钟偏斜；
所述偏斜控制模块用于根据所述时钟偏斜，计算对所述纠正时序逻辑单元块输入时钟的纠正参数；
所述延时单元链用于根据所述纠正参数，对所述纠正时序逻辑单元块输入时钟进行延时纠正。
8.如权利要求7所述的时钟偏斜纠正电路，其特征在于，所述时钟偏斜检测模块包括：第一寄存器、第二寄存器、反相器、脉冲信号生成器，将所述参考时序逻辑单元块输入时钟作为第一寄存器的输入时钟，将所述纠正时序逻辑单元块输入时钟作为第二寄存器的输入时钟，所述第一寄存器及第二寄存器均为时钟上升沿触发；所述第一寄存器的输出信号连接脉冲信号生成器，所述第二寄存器的输出信号进过反相器后连接所述脉冲信号生成器，所述脉冲信号生成器仅在两个输入信号都为高电平时，输出高电平脉宽信号；用于当所述参考时序逻辑单元块输入时钟的第一个上升沿到达，第一寄存器被触发，其输出信号由0变成1，第二寄存器的输出为0，所述脉冲信号生成器由0变成1，当所述纠正时序逻辑单元块输入时钟的第一个上升沿到达，第二寄存器被触发，第二寄存器输出由0变成1，所述脉冲信号生成器由1变成0，得到一个高脉宽等于纠正时序逻辑单元块输入时钟与参考时序逻辑单元块输入时钟之间的时钟偏斜的偏斜脉冲信号。
9.如权利要求8所述的时钟偏斜纠正电路，其特征在于，所述偏斜控制模块包括依次串联的多个单位延迟单元，所述单位延迟单元使得脉冲信号产生单位时间的延迟，用于将所述偏斜脉冲信号依次通过串联的多个单位延迟单元，各单位延迟单元分别输出一个延迟脉冲信号，比较所述各单位延迟单元的延迟脉冲信号与所述偏斜脉冲信号，确定与所述偏斜脉冲信号具备相同高脉宽的延迟脉冲信号对应的目标单位延迟单元，根据所述目标单位延迟单元的位置属性，生成所述纠正参数。
10.如权利要求9所述的时钟偏斜纠正电路，其特征在于，所述延时单元链包括依次串联的多个时钟延迟单元、及与各时钟延迟单元分别对应的传输门，所述时钟延迟单元用于对所述纠正时序逻辑单元块输入时钟进行单位时间延迟，用于根据所述纠正参数控制各时钟延迟单元对应的传输门的开关，控制对应时钟延迟单元是否工作，处于工作状态的时钟延迟单元对所述纠正时序逻辑单元块输入时钟进行单位时间延迟，生成延迟纠正时序逻辑单元块输入时钟后，输入至所述纠正时序逻辑单元块。
11.如权利要求7至10任一项所述的时钟偏斜纠正电路，其特征在于，所述可编程逻辑器件中各时序逻辑单元块对应一个所述延时单元链，所述延时单元链设置在全局时钟的传输路径分叉点与所述时序逻辑单元块的时钟输入点之间。
12.一种基于可编程逻辑器件的终端设备，其特征在于，所述终端设备占用所述可编程逻辑器件的至少两个需要基于相同时序工作的时序逻辑单元块，所述可编程逻辑器件包括如权利要求7至11任一项所述的时钟偏斜纠正电路。