PMOS管M4 ’和PMOS管M6 ’作为新的上拉电路。这样，在输入从低电平翻转到高电平时，PMOS管M5 ’截止，将PMOS管M3 ’和匪OS管Ml’隔离，使得两者的对抗作用减小。节点A2翻转为低电平，PMOS管M4 ’和PMOS管M6 ’导通，V02由低电平翻转为高电平。同理地，输入从高电平翻转为低电平时，PMOS管M6 ’截止，NMOS管M2 ’和PMOS管M4 ’的对抗作用减小，V02由高电平翻转为低电平。但是由于PMOS管M5 ’和PMOS管M6 ’都是上拉能力较强的PMOS管，电平移位电路的V02的翻转速度较慢。
[0036]以下各个实施例中，电平移位电路可以包括下拉单元、第一上拉单元和第二上拉单元。第一上拉单元和第二上拉单元均与下拉单元连接。第一上拉单元和第二上拉单元并联。第一上拉单元对电平的上拉能力强于第二上拉单元对电平的上拉能力。
[0037]下拉单元接收到外界电平信号，向第一上拉单元和第二上拉单元输出低电平信号。第一上拉单元或第二上拉单元将低电平信号上拉为高电平信号输出，并由第二上拉单元对高电平信号进行保持。外界电平信号翻转时，下拉单元将由第二上拉单元保持的高电平信号下拉为低电平信号输出。上述电平移位电路能够减少输出端电平翻转时的翻转速度。
[0038]具体的，参见图3，一个实施例中，下拉单元可以包括第一NMOS管Ml、第二NMOS管M2和第一反相器100。第一上拉单元可以包括第一 PMOS管M3、第二 PMOS管M5、第三PMOS管M4和第四PMOS管M6。第二上拉单元可以包括第五PMOS管M7和第六PMOS管M8。
[0039]第一 PMOS管M3和第二 PMOS管M5串联。第一 PMOS管M3的漏极与第二 PMOS管M5的源极连接。第一PMOS管M3的源极连接VDDH。第一 PMOS管M3的栅极与第二 NMOS管M2的漏极连接。第二 PMOS管M5的漏极和栅极均与第一 NMOS管Ml的漏极连接。第一匪OS管Ml的源极接地，栅极连接电平移位电路的输入端。第五PMOS管M7与串联后的第一 PMOS管M3和第二 PMOS管M5并联。第五PMOS管M7的栅极与第一 PMOS管M3的栅极连接。第五PMOS管M7的源极接VDDH。第五PMOS管M7的漏极与第二 PMOS管M5的漏极连接。
[0040] 第三PMOS管M4和第四PMOS管M6串联。第三PMOS管M4的漏极与第四PMOS管M6的源极连接。第三PMOS管M4的源极连接VDDH。第三PMOS管M4的栅极与第一 NMOS管Ml的漏极连接。第四PMOS管M6的漏极和栅极均与第二 NMOS管M2的漏极连接。第二匪OS管M2的源极接地，栅极通过第一反相器100连接电平移位电路的输入端。第二匪OS管M2的漏极还与电平移位电路的输出端连接。第一反相器100的供电端连接VDDL。第六PMOS管M8与串联后的第三PMOS管M4和第四PMOS管M6并联。第六PMOS管M8的栅极与第三PMOS管M4的栅极连接。第六PMOS管M8的源极接VDDH。第六PMOS管M8的漏极与第四PMOS管M6的漏极连接。
[0041 ] 优选的，第二上拉单元还可以包括第一延时单元200和第二延时单元300。第一延时单元200的两端分别与第二 PMOS管M5的栅极和漏极连接。第一延时单元200能够在一个延时单元的时间内，使得第一PMOS管M3和第一匪OS管隔离，从而减小第一PMOS管M3和第一NMOS管Ml的对抗作用。
[0042]第二延时单元300的两端分别与第四PMOS管M6的栅极和漏极连接。第一延时单元200能够在一个延时单元的时间内，使得第三PMOS管M4和第四PMOS管M6对电平移位电路的输出端的电平进行强上拉，从而进一步减小电平移位电路的输出端V03的电平翻转时的翻转速度。
[0043]以下通过图3所示的电路图，对本实施例中电平移位电路的工作过程进行进一步描述。
[0044]当输入VIN为低电平O时，第一反相器100的输出为高电平I。此时，第一匪OS管Ml截止，第二 NMOS管M2导通。第二 NMOS管M2的漏极输出的电平为低电平0，输出V03的电平也为低电平O。而第五PMOS管M7的栅极为低电平0，故第五PMOS管M7导通。第五PMOS管M7导通后，节点A3为高电平I。此时，第三PMOS管M4的栅极、第二 PMOS管M5的栅极和第六PMOS管M8的栅极均为高电平I。因此，第三PMOS管M4、第二 PMOS管M5和第六PMOS管M8均截止。电频移位电路的输出端稳定地传输低电平O。
[0045]当输入VIN为高电平I时，第一反相器100的输出为低电平O。此时，第一NMOS管Ml导通，第二 NMOS管M2截止。第一匪OS管Ml的漏极输出的电平为低电平O。节点A3为低电平O。对应的，第六PMOS管M8导通，第六PMOS管M8的漏极输出的电平为高电平I。此时，第一PMOS管M3的栅极、第四PMOS管M6的栅极和第五PMOS管M7的栅极均为高电平I。因此，第一 PMOS管M3、第四PMOS管M6和第五PMOS管M7均截止。电频移位电路的输出端稳定地传输高电平I。
[0046]当输入VIN由低电平O翻转到高电平I时，第二PMOS管M5还会保持一个延时单元的时间的高电平I。即，在一个延时单元的时间里，第二 PMOS管M5将了第一 PMOS管M3和第一匪OS管Ml隔离开，从而减小第一 PMOS管M3和第一匪OS管Ml的对抗作用。第一 NMOS管Ml将A3节点的电位由高电平I下拉为低电平O。而A3节点上一个高电平I的状态是由第五PMOS管M7保持的，且第五PMOS管M7的上拉能力小于第一PMOS管M3的上拉能力。因此，本实施例中的电平移位电路的下拉速度，相对于图2中的电平移位电路的下拉速度更快。
[0047]A3节点的电平被下拉为低电平O时，第三PMOS管M4导通。而第四PMOS管M6也是在一个延时单元的时间里保持上一个状态的低电平0，因此第四PMOS管M6也导通。此时，强上拉通路第三PMOS管M4和第四PMOS管M6将输出V03由低电平O快速上拉到高电平I，V03完成电平翻转。经过一个延时单元时间后，第四PMOS管M6截止，强上拉通路第三PMOS管M4和第四PMOS管不再起作用。此时，输出V03的高电平I只由第六PMOS管M8来保持。
[0048]同理地，当输入VIN由高电平I翻转到低电平O时，第四PMOS管M6的栅极在一个延时单元的时间里保持为高电平I，第四PMOS管M6截止。V03的高电平I只由第六PMOS管M8保持。而第六PMOS管M8的上拉能力小于第三PMOS管M4的上拉能力和第四PMOS管M6的上拉能力。因此，V03被较为快速的下拉到低电平O，完成由高电平I到低电平O的翻转。
[0049]参见图4，另一个实施例中，下拉单元可以包括第一匪OS管M1、第二匪OS管M2和第一反相器100。第一上拉单元可以包括第一 PMOS管M3、第二 PMOS管M5、第三PMOS管M4和第四PMOS管M6。第二上拉单元可以包括第五PMOS管M7和第六PMOS管M8。
[0050]本实施例中与图3中电路各个器件之间的连接关系不同的是第五PMOS管M7和第六PMOS管M8的连接关系。具体的，第五PMOS管M7的源极和漏极与第二PMOS管M5的源极和漏极对应连接。第五PMOS管M7的栅极与第一匪OS管Ml的栅极连接。第六PMOS管M8的源极和漏极与第四PMOS管M6的源极和漏极对应连接。第六PMOS管M8的栅极与第二匪OS管M2的栅极连接。本实施例中，第一PMOS管M3的上拉能力和第二PMOS管M5的上拉能力均强于第五PMOS管M7的上拉能力。第三PMOS管M4的上拉能力和第四PMOS管M6的上拉能力均强于第六PMOS管M8的上拉能力。
[0051]本实施例的电平移位电路的工作过程可参照图3所示的电平移位电路的工作过程，故在此不再描述。本实施例中，第五PMOS