本实用新型提出的全差分的开关电容阵列单元将每一支路通过复制两路相同的开关电容阵列并联，在开关控制逻辑产生电路产生的控制信号作用下，动态比较器从最高位到最低位，每一次操作只有一个开关控制信号发生变化；对基准电路来说每一次比较只有一个电容分支发生由基准高电平到低电平或者由低电平到高电平的转换；这种工作模式可以极大降低差分基准电路的驱动能力，从而降低基准电路的功耗来实现整个电路系统的低功耗需求。
【附图说明】
[0014]图1是本实用新型的电路框图；
[0015]图2是本实用新型的电路原理图。
【具体实施方式】
[0016]如图1所示，一种高速逐次逼近型模数转换器的电容阵列型数模转换器电路，包括全差分非二进制权重的开关电容阵列10，其输入端分别接输入信号VIP、输入信号VIN、基准高电平VREFT和基准低电平VREFB，其输出端通过采样开关20与动态比较器30的输入端相连，动态比较器30的输出端输出比较结果信号Yi至开关控制逻辑产生电路40的输入端，开关控制逻辑产生电路40的输出端输出多个开关控制信号至全差分非二进制权重的开关电容阵列10。全差分非二进制权重的开关电容阵列10主要是调整转换模拟量大小；采样开关20主要作用是在采样阶段控制动态比较器30输入端为共模电压VC0M，在开关电容阵列10的量化阶段关闭；动态比较器30用于模拟差分输入电压(VIP-VIN)与开关电容阵列10产生的量化电平的比较；逻辑产生电路40主要作用是根据动态比较器30的输出结果产生用于控制开关电容阵列10的控制信号。
[0017]如图2所示，所述全差分非二进制权重的开关电容阵列10由第一开关电容阵列和第二开关电容阵列组成，所述采样开关20由第一采样开关S1和第二采样开关S2组成，第一开关电容阵列的输入端分别接输入信号VIP、基准高电平VREFT和基准低电平VREFB，第一开关电容阵列的输出端V0P通过第一米样开关S1与动态比较器30的第一输入端相连，第二开关电容阵列的输入端分别接输入信号VIN、基准高电平VREFT和基准低电平VREFB，第二开关电容阵列的输出端V0N通过第二采样开关S2与动态比较器30的第二输入端相连，动态比较器30的差分输入电压V0P、V0N如图2所示，动态比较器30的输出端与开关控制逻辑产生电路40的输入端相连，开关控制逻辑产生电路40的输出端输出多个开关控制信号分别至第一开关电容阵列和第二开关电容阵列。
[0018]如图2所示，所述第一开关电容阵列由第一开关电容阵列单元11和第二开关电容阵列单元12组成，第一开关电容阵列单元11由第一电容阵列和第一开关阵列组成，第二开关电容阵列单元12由第二电容阵列和第二开关阵列组成；所述第二开关电容阵列由第三开关电容阵列单元13和第四开关电容阵列单元14组成，第三开关电容阵列单元13由第三电容阵列和第三开关阵列组成，第四开关电容阵列单元14由第四电容阵列和第四开关阵列组成；所述第三电容阵列和第二电容阵列所包含的电容相同，所述第三开关阵列与第二开关阵列所包含的开关相同，所述第四电容阵列和第一电容阵列所包含的电容相同，所述第四开关阵列与第一开关阵列所包含的开关相同。
[0019]如图2所示，所述第一电容阵列包括电容CA。、CA^P CB.,0 < i < η ;第一开关阵列包括开关Κ0、KS、KP^P KN ρ 0 < i < η ;电容CA。的上极板分别与开关K0、KS的一端相连，开关K0的另一端接基准高电平VREFT，开关KS的另一端接输入信号VIP，电容CA。的下极板与电容上极板相连，电容CA:的下极板与电容CB:的下极板相连，电容CB i的上极板分别与开关KS、KPjP KNi的一端相连，开关KS的另一端接输入信号VIP，开关KP ;的另一端接基准高电平VREFT，开关KNi的另一端接基准低电平VREFB ;电容CA i的下极板分别与电容CBi的下极板、电容CA 1+1的上极板相连；当i>l时，电容CA都上极板与电容CB ,:的下极板相连。
[0020]如图2所示，所述第二电容阵列包括电容CE。、CE^P CF.,0 < i < η ;第二开关阵列包括开关K0、KS、KBPjP KBN ρ 0 < i < η ;电容CE。的上极板分别与开关K0、KS的一端相连，开关K0的另一端接基准低电平VREFB，开关KS的另一端接输入信号VIP，电容CE。的下极板与电容上极板相连，电容CE:的下极板与电容CF:的下极板相连，电容CF i的上极板分别与开关KS、KBPjP KBN i的一端相连，开关KS的另一端接输入信号VIP，开关KBP ^勺另一端接基准低电平VREFB，开关奶队的另一端接基准高电平VREFT ;电容CE i的下极板分别与电容CFi的下极板、电容CE 1+1的上极板相连；当i>l时，电容CE满上极板与电容CF χ ι的下极板相连。
[0021]如图2所示，所述第三电容阵列包括电容CE。、CE^P CF.,0 < i < η ;第三开关阵列包括开关K0、KS、KBPjP KBN ρ 0 < i < η ;电容CE。的上极板分别与开关K0、KS的一端相连，开关K0的另一端接基准高电平VREFT，开关KS的另一端接输入信号VIN，电容CE。的下极板与电容上极板相连，电容CE:的下极板与电容CF:的下极板相连，电容CF i的上极板分别与开关KS、KBPjP KBN i的一端相连，开关KS的另一端接输入信号VIN，开关KBP ^勺另一端接基准高电平VREFT，开关奶队的另一端接基准低电平VREFB ;电容CE i的下极板分别与电容CFi的下极板、电容CE 1+1的上极板相连；当i>l时，电容CE满上极板与电容CF χ ι的下极板相连。
[0022]如图2所示，所述第四电容阵列包括电容CA。、CA^P CB1,0<i<n ;第四开关阵列包括开关K0、KS、KP^P KN < i < η ;电容CA。的上极板分别与开关KO、KS的一端相连，开关K0的另一端接基准低电平VREFB，开关KS的另一端接输入信号VIN，电容CA。的下极板与电容上极板相连，电容CA:的下极板与电容CB:的下极板相连，电容CB i的上极板分别与开关KS、KPjP KNi的一端相连，开关KS的另一端接输入信号VIN，开关KP ;的另一端接基准低电平VREFB，开关1(队的另一端接基准高电平VREFT ;电容CA i的下极板分别与电容CBi的下极板、电容CA 1+1的上极板相连；当i>l时，电容CA满上极板与电容CB 1:的下极板相连。
[0023]如图2所不，第一开关电容阵列的输入电压为VIP，输出端0UT1与第一米样开关S1连接，第二开关电容阵列的输入电压为VIN，输出端0UT2与第二采样开关S2连接；每一个开关电容阵列是通过复制电容阵列和开关阵列，实现两路完全相同的开关电容阵列单元并联构成；开关控制逻辑产生电路40在时钟信号CLK和启动信号RST以及比较判决结果信号控制下，产生开关电容阵列的控制逻辑信号KS、KP p KNp KBPp KBNlD所述电容CA。的电容值为2C，电容CBi的电容值为2C，电容CA i的电容值为C。在这里，电容值的大小是可以改变的，但是两倍的关系是固定不变的，这样才能形成采用C-2C的电容结构的电容阵列单元，保证从任何节点看过去电容的值均是C。
[0024]综上所述，本实用新型的电容阵列单元采用C-2C的电容结构，采样模式下的输入总电容是固定常数值，这一方面可以简化输入电压缓冲器的设计，同时扩大了输入信号的带宽；对基准电路来说每一次比较只有一个电容分