UT相连的第五开关单元15，用于在第三节点N3处为第一电平时将输出端OUT处置为第二电平；
[0041]与第一节点NI及第二节点N2相连的正反馈单元16，用于在第一节点NI处为第一电平时将第二节点N2处置为第二电平，在第二节点N2处为第一电平时将第一节点NI处置为第二电平。
[0042]需要说明的是，本文中的“第一电平”与“第二电平”分别是“高电平”和“低电平”中的一个。而“高电平”和“低电平”分别指的是某一电路节点位置处由电位高度范围代表的两种逻辑状态。举例来说，第一节点NI处的高电平可以具体指代高于公共端电压6V以上的电位，第一节点处NI的低电平可以具体指代低于公共端电压6V以上的电位;而同时第二节点N2处的高电平可以具体指代高于公共端电压3V以上的电位，第一节点处N2的低电平可以具体指代低于公共端电压3V以上的电位。可以理解的是，具体的电位高度范围可以在具体应用场景下根据需要进行设置，本发明对此不做限制。另外可以理解的是，“置为第一电平”可以通过例如连接加载有第一电平的偏置电压线V2的方式来实现，“置为第二电平”可以通过例如连接加载有第二电平的偏置电压线Vl的方式来实现，本发明对此不做限制。
[0043]为了更清楚地说明上述各模块的结构与功能，图2是图1所示的移位寄存器电路的电路时序图(以第一电平为低电平、第二电平为高电平为例)。具体来说，参见图2:
[0044]在阶段I中，正相时钟信号CLK和反相时钟信号CLKB均为低电平，从而第一开关单元11、第三开关单元13和第四开关单元14均工作在导通状态下。此时，输入端IN处的高电平会将第一节点NI处置为高电平，从而正反馈单元16不会将第二节点N2处置为高电平。而在第三开关单元13和第四开关单元14的导通作用下，第二节点N2处和第三节点N3处均会被置为低电平，使得正反馈单元16将第一节点NI处保持在高电平，并使得第五开关单元15可以将输出端OUT处置为高电平而移位寄存器电路输出高电平。
[0045]在阶段Π中，正相时钟信号CLK为低电平而反相时钟信号CLKB为高电平，且输入端IN处为高电平。此时，第一开关单元11、第三开关单元13工作在导通状态下，使得第一节点NI处维持高电平、第三节点N3处维持低电平，而第五开关单元15继续将输出端OUT处置为高电平而移位寄存器电路输出高电平。此外，第二节点N2处于浮接状态而保持低电平，正反馈单元16将第一节点NI处保持在高电平。
[0046]在阶段m中，正相时钟信号CLK为高电平而反相时钟信号CLKB为低电平，且输入端IN处仍为高电平。此时，第四开关单元14工作在导通状态，使得第二节点N2处与第三节点N3处导通并维持在低电平，第一节点NI悬空而维持在高电平，第五开关单元15继续将输出端OUT处置为高电平而移位寄存器电路输出高电平。可以理解的是，在输入端IN处转为低电平之前的任意长度的时间内，该移位寄存器电路可以随正相时钟信号CLK和反相时钟信号CLKB而在上述阶段Π的工作状态与阶段m的工作状态之间循环往复(即如图2所示的工作时序图中可以在阶段I之后或者阶段IV之前添加任意多组的阶段Π及阶段m，而使得输出电平维持不变)。而且可以理解的是，只要输入端IN处保持为高电平，那么无论正相时钟信号CLK和反相时钟信号CLKB输出何种电平，均不会影响该移位寄存器电路的高电平的输出。
[0047]在阶段IV中，正相时钟信号CLK为低电平而反相时钟信号CLKB为高电平，且输入端IN处转为低电平。此时，第一开关单元11的导通会使得第一节点NI处的电位逐渐下降，在此期间正反馈单元16可以逐渐增强对第二节点N2处的电位的上拉作用、从而逐渐降低对第一节点NI处的电位的上拉作用，从而帮助第一节点NI处的电位快速地达到与输入端IN相同的低电平。由此，第二开关单元12、第三开关单元13工作在导通状态下，从而第三节点N3仍被维持在低电平而继续使第五开关单元15工作在导通状态下，同时反相时钟信号CLKB的高电平可以导通至输出端OUT处，使得移位寄存器电路继续输出高电平。而第四开关单元14没有工作在导通状态，因此第二节点N2的高电平不会与第三节点N3的低电平产生相互影响，也不会形成从高电平到低电平的直流通路。而对于电容Cl而言，其第一端的第一节点NI处被置为低电平，第二端的输出端OUT处维持高电平，即在本阶段内完成了充电过程。
[0048]在阶段V中，正相时钟信号CLK为高电平而反相时钟信号CLKB为低电平，且输入端IN处转为高电平。此时，第一节点NI处于浮接状态而保持在低电平范围内，因而正反馈单元16会继续将第二节点N2处置为高电平。而由于第四开关单元14处于导通状态，因此第三节点N3处会在第二节点N2处的高电平作用下而被置为高电平，导致第五开关单元15不再处于导通状态、停止对输出端OUT处的电位进行上拉。另一方面，第二开关单元12会在第一节点NI的低电平作用下工作在导通状态，从而反相时钟信号CLKB的低电平会将输出端OUT处逐渐置为低电平。在此期间，具有电荷保持作用的第一电容Cl会将第一节点NI处的电位进一步降低，在第二开关单元12具体包括如晶体管一类的半导体元件时，可以利用器件特性增强对输出端OUT处的电位的下拉效果。可以理解的是，阶段V内的第五开关单元15可以阻断从高电平的电压偏置向反相时钟信号CLKB流动的电流，因而阶段V内也不会形成直流通路。
[0049]在阶段VI中，正相时钟信号CLK为低电平而反相时钟信号CLKB为高电平，且输入端IN处维持高电平。此时，第一开关单元11和第三开关单元13工作在导通状态，可以将第一节点NI处置为高电平而将第三节点N3处置为低电平。从而，第二节点N2浮接而维持在高电平，第五开关单元15工作在导通状态而将输出端OUT处置为高电平。此时，第四开关单元14没有工作在导通状态，因此第二节点N2的高电平不会与第三节点N3的低电平产生相互影响，与阶段IV中一样不会形成从高电平到低电平的直流通路。
[0050]最后，在在阶段W中，正相时钟信号CLK为高电平而反相时钟信号CLKB为低电平，且输入端IN处维持高电平。此时，第四开关单元14工作在导通状态，而将第二节点N2与第三节点N3导通，因而可以在第三开关单元13未工作在导通状态的情况下使得第二节点N2与第三节点N3的电位相互中和至一中间值。由此，在电位中和后的第二节点N2与第三节点N3均为低电平(该中间值的电位可以使第五开关单元工作在导通状态)时，就会如图2所示的那样使得移位寄存器电路回到在上述阶段Π的工作状态与阶段m的工作状态之间循环往复的状态；而如果电位中和后的第二节点N2与第三节点N3均为高电平(该中间值的电位不能使第五开关单元工作在导通状态)时，第五开关单元15会在阶段W内工作在不导通的状态。其中，电位中和的结果如何，与第二节点N2处高电平与低电平设定的范围、以及第三节点N3的低电平的电位高度有关。但是，由于此后每当正相时钟信号CLK为低电平时第三节点N3的电位均会被拉回至低电平，因此第二节点N2处的电位会在此后每一反相时钟信号CLKB为低电平的期间都被一定程度地下拉，所以无论进行何种设置，第二节点N2总会经历至少一个时钟周期而最终被置为低电平。在第二节点N2被置为低电平之后，正反馈单元16就会协助保持第一节点NI处的高电平，保障移位寄存器电路的工作状态的稳定。然而为了进一步保障移位寄存器电路的稳定输出，可以对高低电平的偏置电压线的具体电位以及第五开关单元15的导通电压进行适当设置，使得第五开关单元15在阶段W内以及之后一直工作在导通状态，从而保持输出端处的高电平。
[0051]在本发明实施例中可以理解的是，上述第一至第五开关单元可以均由现有技术中的开关器件(例如晶体管、霍尔开关器件)实现，也可以由具有现有技术中具有相应功能的开关电路实现，本发明对此不做限制。
[0052]可以看出，本发明实施例采用正反馈单元可以使得第一节点与第二节点之间互相进行快速复位。比如第一节点处开始由第二电平转为第一电平会使得第二节点处的电位向第二电平变化，而这又会加速第一节点处向第一电平的变化速度，反之亦然。从而，由正反馈单元代替输出端处信号的反馈触发可