移位寄存器单元、移位寄存器以及显示装置的制造方法
【技术领域】
[0001]本实用新型涉显示领域，具体涉及一种移位寄存器单元、移位寄存器以及显示装置。
【背景技术】
[0002]现有技术中氧化物薄膜晶体管(OxideTFT)通常采用时钟信号CLK进行驱动。随着时钟信号CLK频率的升高，CLK中有效电平的周期越来越小，容易导致Oxide TFT的阈值电压Vth发生漂移，短时间内难以恢复。当氧化物薄膜晶体管Oxide TFT长时间工作阈值电压Vth漂移的情况下，会降低Oxide TFT的使用寿命。因此，如何提高Oxide TFT的使用寿命，保证其阈值电压Vth不发生漂移已成为本实用新型中亟待解决的技术问题。
[0003]如图1所示，现有技术中提供的一种移位寄存器单元电路，为实现该移位寄存器单元在非工作期间的输出端以及上拉节点PU保持与公共电压端VGL电压相同，需要缩短输入端CLK3_0时钟信号的周期，导管第八晶体管M8与第十三晶体管M13，使输出端以及上拉节点HJ与公共电压端VGL电压相同。但是随着输入端CLK3_0时钟信号周期越来越短，如图2所示，第一下拉节点H)的电压约有50%时间处于高电平状态，由于存在热效应，第三晶体管M3、第八晶体管M8与第十三晶体管M13的阈值电压会发生漂移，使得第一下拉节点H)处存在电压(如图2所示coupling noise)。疏于该第一下拉节点PD处存在电压导致电容Cl两端电压不同进而引起第三晶体管M3的输出信号中含有噪声。
【实用新型内容】
[0004]针对现有技术中的缺陷，本实用新型提供一种移位寄存器单元、移位寄存器以及显示装置，可以提高晶体管的使用寿命，防止输出模块出现耦合噪音引出的不良输出。
[0005]第一方面，本实用新型提供了一种移位寄存器单元，包括第一下拉控制模块、第二下拉控制模块和输出模块；
[0006]所述第一下拉控制模块包括与时钟信号源连接的第一时钟信号输入端、第一控制信号输出端和第二控制信号输出端；
[0007]所述第二下拉控制模块包括与时钟信号源连接的第二时钟信号输入端、第三控制信号输出端和第四控制信号输出端；
[0008]所述输出模块包括第一输入端、扫描信号输出端和连接预设低电平电压线的第二输入端;其中，
[0009]所述第一下拉控制模块，用于在其第一时钟信号输入端输出的时钟信号为有效电平时，通过其第一控制信号输出端输出第一控制信号以使所述输出模块的第一输入端与第二输入端保持相同电压；以及通过其第二控制信号输出端输出第二控制信号以使所述输出模块的扫描信号输出端与第二输入端保持相同电压；
[0010]所述第二下拉控制模块，用于在其第二时钟信号输入端输出的时钟信号为有效电平时，通过其第三控制信号输出端输出第三控制信号以使所述输出模块的第一输入端与第二输入端保持相同电压；以及通过其第四控制信号输出端输出第四控制信号以使所述输出模块的扫描信号输出端与第二输入端保持相同电压；
[0011]所述第二时钟信号输入端与所述第一时间信号输入端所输入的时钟信号相位相反。
[0012]可选地，所述第一下拉控制模块包括第一输入子模块与第一控制子模块；
[0013]所述第一输入子模块，用于在第一时钟信号为有效电平时将第一下拉节点处置为预设高电平；
[0014]所述第一控制子模块，用于在第一下拉节点处为预设高电平时输出第一控制信号至第一控制信号输出端以及输出第二控制信号至第二控制信号输出端。
[0015]可选地，所述第一控制子模块包括第六晶体管和第七晶体管；
[0016]所述第六晶体管的栅极连接至所述输出模块的第一输入端，源极或者漏极中的一个连接至所述第一下拉节点处，源极或者漏极中的另一个连接至所述输出模块的第二输入端；
[0017]所述第七晶体管的栅极连接移位前信号输入端，源极或者漏极中的一个连接至所述第一下拉节点处，源极或者漏极中的另一个连接至所述输出模块的第二输入端。
[0018]可选地，所述第一输入子模块包括第五晶体管;所述第五晶体管的栅极以及源极或者漏极中的一个并联至第一时钟信号输入端，其源极或者漏极中的另一个连接至第一下拉节点处。
[0019]可选地，所述第一下拉控制模块与所述输出模块之间设置有第八晶体管与第二晶体管；
[0020]所述第八晶体管的栅极连接至所述第一控制信号输出端，源极或者漏极中的一个连接至所述输出模块的第一输入端，源极或者漏极中的另一个连接至所述输出模块的第二输入端；
[0021]所述第二晶体管的栅极连接复位信号输入端，源极或者漏极中的一个连接至所述输出模块的第一输入端，源极或者漏极中的另一个连接至所述输出模块的第二输入端。
[0022]可选地，所述第一下拉控制模块与所述输出模块之间还设置有第十三晶体管和第四晶体管；
[0023]所述第十三晶体管的栅极连接至所述第二控制信号输出端，源极或者漏极中的一个连接至所述输出模块的扫描信号输出端，源极或者漏极中的另一个连接至所述输出模块的第二输入端。
[0024]可选地，所述第二下拉控制模块包括第二输入子模块与第二控制子模块；
[0025]所述第二输入子模块，用于在第二时钟信号为有效电平时将第二下拉节点处置为预设高电平；
[0026]所述第二控制子模块，用于在第二下拉节点处为预设高电平时输出第三控制信号至第三控制信号输出端以及输出第四控制信号至第四控制信号输出端。
[0027]可选地，所述第二控制子模块包括第十六晶体管和第十七晶体管；
[0028]所述第十六晶体管的栅极连接至所述输出模块的第一输入端，源极或者漏极中的一个连接至所述第二下拉节点处，源极或者漏极中的另一个连接至所述输出模块的第二输入端；
[0029]所述第十七晶体管的栅极连接移位前信号输入端，源极或者漏极中的一个连接至所述第二下拉节点处，源极或者漏极中的另一个连接至所述输出模块的第二输入端。
[0030]可选地，所述第二输入子模块包括第十五晶体管;所述第十五晶体管的栅极以及源极或者漏极中的一个并联至第二时钟信号输入端，其源极或者漏极中的另一个连接至第二下拉节点处。
[0031]可选地，所述第二下拉控制模块与所述输出模块之间设置有第十八晶体管；
[0032]所述第十八晶体管的栅极连接至所述第三控制信号输出端，源极或者漏极中的一个连接至所述输出模块的第一输入端，源极或者漏极中的另一个连接至所述输出模块的第二输入端。
[0033]可选地，所述第二下拉控制模块与所述输出模块之间还设置有第十四晶体管；
[0034]所述第十四晶体管的栅极连接至所述第四控制信号输出端，源极或者漏极中的一个连接至所述输出模块的扫描信号输出端，源极或者漏极中的另一个连接至所述输出模块的第二输入端。
[0035]第二方面，本实用新型实施例还提供了一种移位寄存器，包括多个级联的如上文所述的多个移位寄存器单元；
[0036]除第一级的移位寄存器单元外，任意一级的移位前信号输入端连接至前一级移位寄存器单元的扫描信号输出端，其复位信号输入端连接至下一级移位寄存器单元的扫描信号输出端；
[0037]第一级移位寄存器单元的移位前信号连接至起始信号输入端；
[0038]最后一级的移位寄存器单元的扫描信号输出端输出复位信号至所有移位寄存器单元的帧复位信号端。
[0039]第三方面，本实用新型实施例又提供了一种显示装置，包括上文所述的移位寄存器。
[0040]由上述技术方案可知，本实用新型通过将第二下拉控制模块与第一下拉控制模块形成电路冗余设计，并且使得第一下拉控制模块的输入信号与第二下拉控制模块的输入信号相位相反，使得第一下拉控制模块与第二下拉控制模块中的晶体管分别承担50%的下拉工作，这样可以减少第一下拉控制模块中的晶体管工作时间(50%的工作时间，50%的休息时间)，可以提高器件的使用寿命。本实用新型保证上位节点