与输出端的电位恒定，防止输出模块中的TFT阈值电压Vth发生漂移，防止输出模块出现耦合噪音引出的不良输出。
【附图说明】
[0041]通过参考附图会更加清楚的理解本实用新型的特征和优点，附图是示意性的而不应理解为对本实用新型进行任何限制，在附图中:
[0042]图1是本实用新型实施例提供的一种移位寄存器单元结构框图；
[0043]图2是第一下拉节点ro输出波形图；
[0044]图3是现有技术中一种移位寄存器单元电路图；
[0045]图4是本实用新型实施例提供的一种移位寄存器单元电路图；
[0046]图5是本实用新型实施例提供的基于驱动周期比较的晶体管的阈值电压Vth转移量变化示意图；
[0047]图6是本实用新型实施例提供的利用交叉驱动方式的CLK信号示意图；
[0048]图7是本实用新型实施例提供的第一下拉节点PD与第二下拉结点PD’结合后等效电压输出波形图；
[0049]图8是本实用新型实施例提供的一种移位寄存器结构图。
【具体实施方式】
[0050]为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
[0051]如图3所示，本实用新型实施例提供了一种移位寄存器单元，包括第一下拉控制模块、第二下拉控制模块和输出模块；
[0052]第一下拉控制模块包括与时钟信号源连接的第一时钟信号输入端CLK3_0、第一控制信号输出端TRl和第二控制信号输出端TR2;
[0053]第二下拉控制模块包括与时钟信号源连接的第二时钟信号输入端CLK3_E、第三控制信号输出端TR3和第四控制信号输出端TR4;
[0054]输出模块包括第一输入端INl、扫描信号输出端Gout(n)和连接预设低电平电压线VGL的第二输入端IN2;其中，
[0055]第一下拉控制模块用于在其第一时钟信号输入端CLK3_0输出的时钟信号为有效电平时，通过其第一控制信号输出端TRl输出第一控制信号以使输出模块的第一输入端INl与第二输入端IN2保持相同电压；以及通过其第二控制信号输出端TR2输出第二控制信号以使输出模块的扫描信号输出端Gout (η)与第二输入端ΙΝ2保持相同电压；
[0056]第二下拉控制模块，用于在其第二时钟信号输入端CLK3_E输出的时钟信号为有效电平时，通过其第三控制信号输出端TR3输出第三控制信号以使输出模块的第一输入端INl与第二输入端ΙΝ2保持相同电压；以及通过其第四控制信号输出端TR4输出第四控制信号以使输出模块的扫描信号输出端Gout (η)与第二输入端ΙΝ2保持相同电压；
[0057]第一时钟信号输入端CLK3_0与第二时钟信号输入端CLK3_E所输入的时钟信号相位相反。
[0058]可理解的是，有效电平是指第一时钟信号输入端CLK3_0与第二时钟信号输入端CLK3_E的输入电平，根据第一下拉控制模块与第二下拉模块的电路情况可以具体为高电平或低电平。其中，高电平和低电平分别指的是某一电路节点位置处由电位高度范围代表的两种逻辑状态。举例来说，CLK3_0与CLK3_E的输入电平可以为高于公开端30V以上的高电平，在此范围之外的的均属于无效电平;或者CLK3_0与CLK3_E的有效电平可以为低于公共端电压30V以上的低电平，在此范围之外的均属于无效电平。可以理解的是，每一电路节点处的高电平、低电平、有效电平和无效电平的具体的电位高度范围可以在具体应用场景下根据需要进行设置，本实用新型对此不作限定。
[0059]作为第一下拉控制模块的一个具体实施例，该第一下拉控制模块包括第一控制子模块。如图4所示，该第一控制子模块包括第六晶体管M6和第七晶体管M7。其中，第六晶体管M6的栅极连接至输出模块的第一输入端(该第一输入端连接至上拉节点PU)，源极或者漏极中的一个连接至第一下拉节点ro处，源极或者漏极中的另一个连接至输出模块的第二输入端(该第一输入端连接至公共电压端VGL)。第七晶体管M7的栅极连接移位前信号输入端Gout(n-l)，源极或者漏极中的一个连接至第一下拉节点H)处，源极或者漏极中的另一个连接至输出模块的第二输入端。
[0060]作为第一下拉控制模块的另一个具体实施例，该第一下拉控制模块还包括第一输入子模块。如图3所示，该第一输入子模块包括第五晶体管M5。该第五晶体管M5的栅极以及源极或者漏极中的一个并联至第一时钟信号输入端CLK3_0，其源极或者漏极中的另一个连接至第一下拉节点F1D处。
[0061]实际应用中，第一下拉控制模块与输出模块之间设置有第八晶体管M8与第二晶体管M2。该第八晶体管M8的栅极连接至第一控制信号输出端，源极或者漏极中的一个连接至输出模块的第一输入端，源极或者漏极中的另一个连接至输出模块的第二输入端。该第二晶体管M2的栅极连接复位信号输入端Gout(n+l)，源极或者漏极中的一个连接至输出模块的第一输入端，源极或者漏极中的另一个连接至输出模块的第二输入端。
[0062]需要说明的是，第一下拉控制模块与输出模块之间还设置有第十三晶体管M13和第四晶体管M4。其中，该第十三晶体管M13的栅极连接至第二控制信号输出端，源极或者漏极中的一个连接至输出模块的扫描信号输出端Gout(n)，源极或者漏极中的另一个连接至输出模块的第二输入端。
[0063]该第四晶体管M4的源极或者漏极中的一个连接至输出模块的扫描信号输出端Gout(n)，源极或者漏极中的另一个连接至输出模块的第二输入端，其栅极连接至复位信号输入端Gout(n+l)。
[0064]同理，作为第二下拉控制模块的一个具体实施例，该第二下拉控制模块包括第二控制子模块。如图3所示，该第二控制子模块包括第十六晶体管M6_E和第十七晶体管M7_E。其中，第十六晶体管M6_E的栅极连接至输出模块的第一输入端(该第一输入端连接至上拉节点PU)，源极或者漏极中的一个连接至第二下拉节点H)’处，源极或者漏极中的另一个连接至输出模块的第二输入端(该第一输入端连接至公共电压端VGL)。第十七晶体管M7_E的栅极连接移位前信号输入端Gout(n-l)，源极或者漏极中的一个连接至第二下拉节点PD’处，源极或者漏极中的另一个连接至输出模块的第二输入端。
[0065]作为第二下拉控制模块的另一个具体实施例，该第二下拉控制模块还包括第二输入子模块。如图3所示，该第二输入子模块包括第十五晶体管M5_E。该第十五晶体管M5_E的栅极以及源极或者漏极中的一个并联至第一时钟信号输入端CLK3_E，其源极或者漏极中的另一个连接至第二下拉节点H)’处。
[0066]实际应用中，第二下拉控制模块与输出模块之间设置有第十八晶体管M8_E。该第十八晶体管M8_E的栅极连接至第三控制信号输出端，源极或者漏极中的一个连接至输出模块的第一输入端，源极或者漏极中的另一个连接至输出模块的第二输入端。
[0067]实际应用中，第二下拉控制模块与输出模块之间还设置有第十四晶体管M13_E。该第十四晶体管M13_E的栅极连接至第四控制信号输出端，源极或者漏极中的一个连接至输出模块的扫描信号输出端Gout(n)，源极或者漏极中的另一个连接至输出模块的第二输入端。
[0068]如图3所示，本实用新型实施例提供的移位寄存器单元还包括第一晶体管Ml。该第一晶体管Ml的栅极与源极连接至移位前信号输入端Gout(n-l)，源极或者漏极中的另一个连接至输出模块的第一输入端。
[0069]如图3所示，本实用新型实施例提供的移位寄存器单元还包括第十晶体管M10。该第十晶体管MlO的栅极连接帧复位信号端RST_T，源极或者漏极中的一个连接至输出模块的输出模块的第一输入端，源极或者漏极中的另一个连接