专利名称：一种用于半导体工艺中的掩膜的制作方法
技术领域：
本发明涉及半导体制造工艺，特别涉及用于半导体工艺中的掩膜。
背景技术：
在集成电路的制作过程中，光刻工艺早已成为一种不可或缺的技术。光刻工艺主 要是先将设计好的图案，例如电路图案、接触孔图案等形成于一个或多个掩膜上，然后再通 过曝光程序将掩膜上的图案利用步进扫描光刻机转移至晶圆上的光刻胶层上。只有精良的 光刻工艺，才能顺利地将布局图案精确且清晰地转移至晶圆上的光刻胶层上。由于半导体元器件的尺寸日益缩小，因此如何提高光刻工艺的分辨率成为关键课 题。在目前许多现行的分辨率强化技术(RIE)中，相位移掩膜(PSM) —直是用来提高分辨 率的重要工具之一。一般来说，当曝光光源通过传统掩膜后，由于曝光光源的相位并没有被 偏移，因此，部分光线到达晶片表面时产生了相长干涉，造成了晶圆表面上不应该照射到光 线的位置由于干涉作用而被曝光，造成图案的分辨率下降。相位移掩膜则是在图案本身上选择性多加了一相位偏移层。当曝光光源通过相位 移掩膜的相位偏移层后，曝光光源电场的相位会被位移了一预定角度，使得位移后的光源 相位与先前入射的光源相位产生相位差，造成光源到达晶圆表面时，产生了相消干涉。经由 相消干涉效应来消除干涉效应，于是大幅度提升了图案边界的分辨率。传统的制作相位移掩膜的方法如图IA至ID所示，如图IA所示，掩膜101可以是一种运用来制备半导体晶圆的掩膜层的一部分。掩 膜101包括基材102，基材102可以是透明基材，例如相对无缺陷的二氧化硅、氟化钙或其他 适合的材质。掩膜101还包括沉积在基材102上面的相位偏移层103，相位偏移层103具有一定 的厚度和透光率，可以使穿过相位偏移层103的辐射光束具有相对于穿过空气的辐射光束 的相位偏移。其中辐射光束在光刻工艺中用来在半导体晶圆上形成图案。辐射光束可以是 紫外光及/或其他辐射光束，例如离子束、X射线、超紫外光、砷紫外光以及其他合适的辐射 能量。相位偏移层103的材料包括金属硅化物。形成相位偏移层103的方法包括CVD(化 物气相沉积)、PVD (物理气相沉积)、原子层沉积、电镀以及/或其他合适的工艺。掩膜101还包括沉积在相位偏移层103上面的遮蔽层104。遮蔽层104所用的材 料可以是但不限于铬。形成方式可以是但不限于CVD、PVD、原子层沉积、电镀以及/或其他 合适的工艺。如图IB所示，遮蔽层104的表面涂敷一层光刻胶层，通过曝光显影等工艺形成具 有图案的光刻胶层105。如图IC所示，采用刻蚀方式，以光刻胶层105为掩膜刻蚀遮蔽层104，形成具有图 案的遮蔽层104’。接着以灰化的方式去除光刻胶层105。如图ID所示，在相位偏移层103以及遮蔽层104’上形成一层光刻胶层(未示出)， 通过曝光显影等方式形成具有图案的光刻胶层(未示出)，此时所定义出的图案面积大于
4遮蔽层104’且完全包覆住遮蔽层104’。对相位偏移层103进行刻蚀。以灰化方式去除光 刻胶层。接着可以选择性地去除部分遮蔽层104’或者将遮蔽层104全部保留，依据所需图 案来进行选择。相位移掩膜中所采用的掩膜受到污染一直是个问题。高精密掩膜，如使用于具有 等于或小于248nm的波长的光刻工艺中，特别容易受污染缺陷的影响。一种掩膜污染的形 式称为雾状污染，如图2的201区域所示。雾状污染是一种沉淀在掩膜层表面的沉淀物，该 沉淀物是由掩膜清洗曝光中晶圆厂或机台环境的化学残留物或杂质产生的。例如，当使用 含有铵盐(NH4)与硫酸盐(SO4)的溶液清洗掩膜，污染会在此掩膜被暴露于短波长的紫外光 (例如MSnm或193nm)时变得明显。雾状污染尤其是在图案密集的区域容易发生。由于掩 膜污染的存在，使得掩膜上图案转移变得不精确，很有可能造成所制作的半导体器件的报 废，降低半导体器件的良品率。传统的检测掩膜污染的方法是采用专用的掩膜检测系统，例如KLA-Tencor公司 的STAmight-2 掩膜检测系统等。但是采用这种专用的掩膜检测系统来进行掩膜污染的 检测是十分昂贵的，并且时间较长，每片掩膜需要2 4小时)，这不仅影响半导体器件的生 产效率，同时增加了生产成本，这对对于中小型企业来说难以负担。因此，需要一种方法和装置，既能够有效地进行掩膜污染检测，以便提高半导体器 件的良品率，又不会因为检测掩膜污染而增加生产成本。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式
部分中进 一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的 关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了有效地进行掩膜污染检测，本发明提供了一种用于半导体工艺中的掩膜，其 特征在于，所述掩膜具有在所述掩膜上不具有目标图案的位置处形成的至少一处具有重复 图形的掩膜检测图案。优选地，所述掩膜检测图案具有多个间隔相同且大小相同的平行线条。优选地，所述平行线条至少为100个。优选地，所述掩膜检测图案设置为当所述平行线条为透光区域时，所述平行线条 之间的间隔区域为不透光区域；或者当所述平行线条为不透光区域时，所述间隔区域为透 光区域。优选地，所述平行线条较短边长的长度与所述间隔区域较短一边的长度之和等于 所述掩膜上所述目标图案所具有的最小间距。优选地，所述平行线条的所述较短边长的数值等于所述掩膜的最小关键尺寸。优选地，所述平行线条较长的一边的长度为5 10微米。优选地，所述掩膜检测图案具有多个间隔相同、大小相同且相互平行的第一线条， 和多个间隔相同、大小相同且相互平行的与所述第一线条垂直相交的第二线条。优选地，所述第一线条和第二线条均至少为100个。优选地，所述掩膜检测图案设置为当所述第一线条和所述第二线条为透光区域 时，所述第一线条和所述第二线条之间的间隔区域为不透光区域；或者当所述第一线条和所述第二线条为不透光区域时，所述间隔区域为透光区域。优选地，所述第一线条较短一边的长度与所述间隔区域同一方向上的一边的长度 之和等于所述掩膜目标图案所具有的最小间距；所述第二线条较短一边的长度与所述间隔 区域同一方向上的一边的长度之和等于所述掩膜目标图案所具有的最小间距。优选地，所述第一线条的所述较短一边等于该方向上的所述掩膜的最小关键尺 寸；所述第二线条的所述较短一边等于该方向上的所述掩膜的最小关键尺寸。优选地，所述第一线条和所述第二线条的较长的一边的长度均为5 10微米。优选地，所述掩膜是相位移掩膜。本发明还提供了一种制作用于半导体工艺中掩膜的方法，其特征在于，在所述掩 膜上不具有目标图案的位置处形成至少一处具有重复图形的掩膜检测图案。优选地，所述掩膜检测图案具有多个间隔相同且大小相同的平行线条。优选地，所述平行线条至少为100个。优选地，所述掩膜检测图案设置为当所述平行线条为透光区域时，所述平行线条 之间的间隔区域为不透光区域；或者当所述平行线条为不透光区域时，所述间隔区域为透 光区域。优选地，所述平行线条较短边长的长度与所述间隔区域较短一边的长度之和等于 所述掩膜上所述目标图案所具有的最小间距。优选地，所述平行线条的所述较短边长的数值等于所述掩膜的最小关键尺寸。优选地，所述平行线条较长的一边的长度为5 10微米。优选地，所述掩膜检测图案具有多个间隔相同、大小相同且相互平行的第一线条， 和多个间隔相同、大小相同且相互平行的与所述第一线条垂直相交的第二线条。优选地，所述第一线条和所述第二线条均至少为100个。优选地，所述掩膜检测图案设置为当所述第一线条和所述第二线条为透光区域 时，所述第一线条和所述第二线条之间的间隔区域为不透光区域；或者当所述第一线条和 所述第二线条为不透光区域时，所述间隔区域为透光区域。优选地，所述第一线条较短一边的长度与所述间隔区域同一方向上的一边的长度 之和等于所述掩膜目标图案所具有的最小间距；所述第二线条较短一边的长度与所述间隔 区域同一方向上的一边的长度之和等于所述掩膜目标图案所具有的最小间距。优选地，所述第一线条的所述较短一边等于该方向上的所述掩膜的最小关键尺 寸；所述第二线条的所述较短一边等于该方向上的所述掩膜的最小关键尺寸。优选地，所述第一线条和所述第二线条的较长的一边的长度均为5 10微米。优选地，所述掩膜是相位移掩膜。本发明还提出了一种采用上述掩膜来检测掩膜污染的方法，其特征在于，将所述 掩膜检测图案转移到晶圆上，比较所述晶圆上的所述掩膜检测图案，所述晶圆上的所述掩 膜检测图案的有图形不同情况，则可判定所述掩膜受到污染；或者所述晶圆上的所述掩膜 检测图案不是所述重复图形时，则可判定所述掩膜受到污染。根据本发明，既能够有效地进行掩膜污染检测，以便提高半导体器件的良品率，又 不会因为检测掩膜污染而增加生产成本。
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发 明的实施例及其描述，用来解释本发明的原理。在附图中，图IA至图ID是传统的制作相位移掩膜的剖面结构示意图；图2是具有掩膜污染缺陷的示意图；图3传统的制做掩膜的剖面结构示意图；图4A是根据本发明一个方面的一实施例的局部放大示意图；图4B是根据本发明一个方面的又一实施例的局部放大示意图；图5A至5C示出了根据本发明制作的掩膜检测图案在掩膜上的分布示意图；图6A是根据4A示出的掩膜在晶圆上形成的图案；图6B是根据具有污染的掩膜在晶圆上形成的图案。
具体实施例方式在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然 而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以 实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进 行描述。为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如 何采用掩膜检测图案来检测掩膜污染的。显然，本发明的施行并不限定于半导体领域的技 术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外， 本发明还可以具有其他实施方式。如图3所示，提供一已经具有所需图案的条状栅极型掩膜301。条状栅极型掩膜 301可以是任何类型的掩膜，并不局限于相位移掩膜，在此仅以相位移掩膜为例来具体描述 本发明。条状栅极型掩膜301上包含有基材302，基材302可以是透明基材，例如相对无缺 陷的二氧化硅、氟化钙或其他适合的材质。条状栅极型掩膜301还包含有沉积在基材302上面的相位偏移层303，相位偏移层 303具有一厚度，可以使穿过相位偏移层303的辐射光束，具有相对于穿过空气的辐射光束 的相位偏移。其中辐射光束在光刻工艺中用来在半导体晶圆上形成图案。辐射光束可以是 紫外光及/或扩充包括其他辐射光束，例如离子束、X射线、超紫外光、砷紫外光以及其他合 适的辐射能量。相位偏移层103的材料刻蚀包括金属硅化物，例如MoSi、TaSi2或TiSi2、金 属氮化物、氧化铁、无机材料，其他材料如Mo、Nb2O5, Ti、Ta、CrN,MoO3> MoN, Cr2O3> TiN, ZrN, TiO2, TaN, Ta2O5, SiO2, NbN, Si3N4, Al2O3N, Al2O3R 或上述的任意组合。形成相位偏移层 103 的方法包括CVD (化物气相沉积)、PVD (物理气相沉积)、原子层沉积、电镀以及/或其他合 适的工艺。条状栅极型掩膜301还包括沉积在相位偏移层303上面的遮蔽层304。遮蔽层304 所用的材料包括铬、氮化铬、钼、氧化铌、钛、钽、氧化钼、氮化钼、氧化铬、氮化钛、氮化锆、二 氧化钛、氮化钽、氧化钽、二氧化硅、氮化铌、氮化硅、氮氧化铝、烷基氧化铝或上述的任意组 合。形成方式可以是但不限于CVD、PVD、原子层沉积、电镀以及/或其他合适的工艺。通过传统的工艺方法在条状栅极型掩膜301上形成所需转移到晶圆上的图案(未示出)，即目标图案。在条状栅极型掩膜301上形成所需转移到晶圆上的目标图案时同时生 成掩膜检测图案，掩膜检测图案在没有所需转移到晶圆上的目标图案处形成，即在不与原 有的目标图案相冲突的位置处形成掩膜检测图案。形成方式可以采用传统的方法。设计掩 膜检测图案的基本原则是掩膜检测图案具有重复的图形。图4A示出了本发明的一个方面的一个实施例，为条状栅极型掩膜301上具有的一 个掩膜检测图案的局部放大图。从图中可以看到遮蔽层304被实现为平行线条401。平行 线条401为不透光区域。平行线条401彼此孤立且彼此平行，间距相同，由透光区域402分 隔开。平行线条401与掩膜下边界可以成任意角度，例如0度、30度、60度或90度等等。一 个掩膜检测图案包含至少100个平行线条401。平行线条401较长的一边的长度a为5 10微米，优选为7微米。平行线条401较短一边的长度b与透光区域402较短边长的长度 c之和d等于掩膜401的最小设计尺寸，即等于条状栅极型掩膜301原有目标图案所具有 的最小间距。例如，在65nm节点的工艺中，条状栅极型掩膜301的最小图案间距的最小值 为180nm，则d的值应选择为等于180nm，其中d = b+c。同时平行线条401的较短边长b， 其数值等于条状栅极型掩膜301的最小关键尺寸(CD)。例如，条状栅极型掩膜301的最小 关键尺寸为80nm时，则b等于80nm。对于条状导线型掩膜，其与条状栅极型掩膜相反，即平行线条401为透光区域，彼 此孤立且彼此平行，间距相同，由不透光区域402分隔开。其它设计原则与上面所述的相 同。如图4B所示，为根据本发明一个方面的又一实施例，为孔状栅极型掩膜301上具 有的一个掩膜检测图案的局部放大图。掩膜检测图案包括多个第一线条403与多个第二线 条404，均为不透光区域，第一线条403彼此平行且间距相同，同样第二线条404彼此平行且 间距相同，且第一线条403与第二线条404彼此垂直相交，形成数个透光区域405，透光区 域405将第一线条403彼此分隔开，同时也将第二线条404彼此分隔开。第一线条403与 第二线条404重叠的部分在图中以第一线条403部分表示出来。第一线条403与掩膜下边 界可以成任意角度，例如0度、30度、60度以及90度等等。其中，第一线条403的数目至少 是100个，第二线条404的数目至少是100个。第一线条403较长的一边的长度u为5 10微米，优选为7微米。同样，第一线条403较长的一边的长度ν为5 10微米，优选为7 微米。第一线条403较短一边的长度i与透光区域405同一方向上的一边的长度j之和k 等于孔状栅极型掩膜301的最小设计尺寸，即等于孔状栅极型掩膜301原有目标图案所具 有的最小间距。例如，在65nm节点的工艺中，孔状栅极型掩膜301的图案间距的最小值为 180nm，则k的值应选择为等于180nm，其中k = i+j。同样，第二线条404也遵照此设计规 则，即第二线条404较短一边的长度χ与透光区域405同一方向上的一边的长度y之和ζ 等于孔状栅极型掩膜301的最小设计尺寸，即等于孔状栅极型掩膜301原有目标图案所具 有的最小间距。同时，j与y应分别等于该方向上的最小关键尺寸。例如，孔状栅极型掩膜301的 竖直与水平的最小关键尺寸均为80nm时，则j与y的大小应均为80nm。对于孔状导线型掩 膜，其与孔状栅极型掩膜相反，即多个第一线条403与多个第二线条404为透光区域。以上设计可以保证掩膜检测图案能够在曝光过程中被正确成像出来，并且具有最 高的图形密度。这样其发生雾状污染的机率就要高于其他图形，因此可以在雾状污染发生
8的早期将其发现。掩膜上面具有至少一个掩膜检测图案，优选为至少5个。掩膜检测图案分布在掩 膜上没有在实际工业生产中需要转移到晶圆上的图案的空白处，即不具有目标图案的位置 上。其分布原则是在不与原有的目标图案冲突的前提下，应尽量使掩膜检测图案均勻分布 在整个掩膜的各个区域。图5A至5C示出了掩膜检测图案在掩膜501上面分布的三个实施 例，这里仅以框图502表示掩膜检测图案。如5A所示，掩膜501上具有9个掩膜检测图案502，以3*3阵列的形式排列于掩 膜501上。如图5B所示，掩膜501上具有5个掩膜检测图案，分布于掩膜501的4个角落 以及中心位置。如图5C所示，掩膜501上具有5个掩膜检测图案，分布于靠近掩膜501每 一个边缘的中心位置以及掩膜501的中心位置。需要指出的是，每个掩膜检测图案的位置 是不固定的，只要遵循上述的设计原则，分布于原有的在实际工业生产中需要转移到晶圆 上面的图案之外就可以。但是在一个掩膜上所具有的N个掩膜检测图案应该是一致的，这 样以便于后续的检测。当需要对掩膜上的进行污染检测时，可将掩膜检测图案转移到晶圆上，通过对比 晶圆上的图案来判断掩膜是否已经有污染缺陷。可通过转移一个掩膜上所有的掩膜检测图 案，然后对比晶圆上这几处的图案，如果发现这几处的图案中有不同的，即可判断掩膜已经 遭受到了污染。例如，掩膜检测图案如图4A所示，掩膜检测图案在掩膜上的分布如图5A所 示，可分别对比这9处的已经转移到晶圆上的图案，如果发现晶圆上形成的图案有不同之 处，即可判断该掩膜已经遭受了污染。也可只转移掩膜上的一个掩膜检测图案到晶圆上，因 为掩膜检测图案是由重复的图形构成的，例如采用图4A示出的掩膜检测图案，转移到晶圆 上应该都是如6A所示的密集线条，如果有一处线条出现了类似于6B所示601区域的突出 部分，即可证明该掩膜已经遭受到了污染。可通过转移到晶圆上的掩膜检测图案来判断掩 膜检测图案处是否已经出现了掩膜污染的原因是，如果掩膜检测图案处已经出现了掩膜污 染引起的缺陷，则几乎可判定整个掩膜均出现了掩膜污染情况，这个时候就需要对掩膜进 行清洗。根据本发明进行检测掩膜污染的方法，方便可行，几乎是可以随时进行掩膜污染 检测，因为可在工业生产中使用掩膜进行图案转移的时候就可以进行掩膜污染的检测。根 据本发明进行检测掩膜污染的手段，价格低廉，因为不需要使用传统的昂贵的掩膜检测系 统，并且晶圆的价格大大低于掩膜检测系统的价格，使得生产成本下降，产品更具有竞争 力。而且充分利用了掩膜的空白部分，可以在制作掩膜时同时制作出根据本发明的掩膜检 测图案，没有增加多余的制作步骤，也没有使用多余的材料，即没有为生产制作过程带来额 外的负担。根据如上所述的实施例制造的具有检测掩膜图案的掩膜制作的半导体器件可应 用于多种集成电路(IC)中。根据本发明的IC例如是存储器电路，如随机存取存储器(RAM)、 动态RAM(DRAM)、同步DRAM (SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等等。根据本发 明的IC还可以是逻辑器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM 逻辑集成电路(掩埋式DRAM)或任意其他电路器件。根据本发明的IC芯片可用于例如用 户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数 码相机、手机等各种电子产品中，尤其是射频产品中。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于 举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人 员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的 变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由 附属的权利要求书及其等效范围所界定。
权利要求
1.一种用于半导体工艺中的掩膜，其特征在于，所述掩膜具有在所述掩膜上不具有目 标图案的位置处形成的至少一处具有重复图形的掩膜检测图案。
2.根据权利要求1所述的掩膜，其特征在于，所述掩膜检测图案具有多个间隔相同且 大小相同的平行线条。
3.根据权利要求2所述的掩膜，其特征在于，所述平行线条至少为100个。
4.根据权利要求2所述的掩膜，其特征在于，所述掩膜检测图案设置为当所述平行线 条为透光区域时，所述平行线条之间的间隔区域为不透光区域；或者当所述平行线条为不 透光区域时，所述间隔区域为透光区域。
5.根据权利要求4所述的掩膜，其特征在于，所述平行线条较短边长的长度与所述间 隔区域较短一边的长度之和等于所述掩膜上所述目标图案所具有的最小间距。
6.根据权利要求2所述的掩膜，其特征在于，所述平行线条的所述较短边长的数值等 于所述掩膜的最小关键尺寸。
7.根据权利要求2所述的掩膜，其特征在于，所述平行线条较长的一边的长度为5 10微米。
8.根据权利要求1所述的掩膜，其特征在于，所述掩膜检测图案具有多个间隔相同、大 小相同且相互平行的第一线条，和多个间隔相同、大小相同且相互平行的与所述第一线条 垂直相交的第二线条。
9.根据权利要求8所述的掩膜，其特征在于，所述第一线条和第二线条均至少为100个。
10.根据权利要求8所述的掩膜，其特征在于，所述掩膜检测图案设置为当所述第一线 条和所述第二线条为透光区域时，所述第一线条和所述第二线条之间的间隔区域为不透光 区域；或者当所述第一线条和所述第二线条为不透光区域时，所述间隔区域为透光区域。
11.根据权利要求10所述的掩膜，其特征在于，所述第一线条较短一边的长度与所述 间隔区域同一方向上的一边的长度之和等于所述掩膜目标图案所具有的最小间距；所述第 二线条较短一边的长度与所述间隔区域同一方向上的一边的长度之和等于所述掩膜目标 图案所具有的最小间距。
12.根据权利要求8所述的掩膜，其特征在于，所述第一线条的所述较短一边等于该方 向上的所述掩膜的最小关键尺寸；所述第二线条的所述较短一边等于该方向上的所述掩膜 的最小关键尺寸。
13.根据权利要求8所述的掩膜，其特征在于，所述第一线条和所述第二线条的较长的 一边的长度均为5 10微米。
14.根据权利要求1所述的掩膜，其特征在于，所述掩膜是相位移掩膜。
15.一种制作用于半导体工艺中掩膜的方法，其特征在于，在所述掩膜上不具有目标图 案的位置处形成至少一处具有重复图形的掩膜检测图案。
16.根据权利要求15所述的方法，其特征在于，所述掩膜检测图案具有多个间隔相同 且大小相同的平行线条。
17.根据权利要求16所述的方法，其特征在于，所述平行线条至少为100个。
18.根据权利要求16所述的方法，其特征在于，所述掩膜检测图案设置为当所述平行 线条为透光区域时，所述平行线条之间的间隔区域为不透光区域；或者当所述平行线条为不透光区域时，所述间隔区域为透光区域。
19.根据权利要求18所述的方法，其特征在于，所述平行线条较短边长的长度与所述 间隔区域较短一边的长度之和等于所述掩膜上所述目标图案所具有的最小间距。
20.根据权利要求16所述的方法，其特征在于，所述平行线条的所述较短边长的数值 等于所述掩膜的最小关键尺寸。
21.根据权利要求16所述的方法，其特征在于，所述平行线条较长的一边的长度为5 10微米。
22.根据权利要求15所述的方法，其特征在于，所述掩膜检测图案具有多个间隔相同、 大小相同且相互平行的第一线条，和多个间隔相同、大小相同且相互平行的与所述第一线 条垂直相交的第二线条。
23.根据权利要求22所述的方法，其特征在于，所述第一线条和所述第二线条均至少 为100个。
24.根据权利要求22所述的方法，其特征在于，所述掩膜检测图案设置为当所述第一 线条和所述第二线条为透光区域时，所述第一线条和所述第二线条之间的间隔区域为不透 光区域；或者当所述第一线条和所述第二线条为不透光区域时，所述间隔区域为透光区域。
25.根据权利要求M所述的方法，其特征在于，所述第一线条较短一边的长度与所述 间隔区域同一方向上的一边的长度之和等于所述掩膜目标图案所具有的最小间距；所述第 二线条较短一边的长度与所述间隔区域同一方向上的一边的长度之和等于所述掩膜目标 图案所具有的最小间距。
26.根据权利要求22所述的方法，其特征在于，所述第一线条的所述较短一边等于该 方向上的所述掩膜的最小关键尺寸；所述第二线条的所述较短一边等于该方向上的所述掩 膜的最小关键尺寸。
27.根据权利要求22所述的方法，其特征在于，所述第一线条和所述第二线条的较长 的一边的长度均为5 10微米。
28.根据权利要求15所述的方法，其特征在于，所述掩膜是相位移掩膜。
29.一种采用如权利要求1所述的掩膜检测掩膜污染的方法，其特征在于，将所述掩膜 检测图案转移到晶圆上，比较所述晶圆上的所述掩膜检测图案，所述晶圆上的所述掩膜检 测图案的有图形不同情况，则可判定所述掩膜受到污染；或者所述晶圆上的所述掩膜检测 图案不是所述重复图形时，则可判定所述掩膜受到污染。
全文摘要
本发明提供了一种用于半导体工艺中的掩膜，所述掩膜具有在所述掩膜上不具有目标图案的位置处形成的至少一处具有重复图形的掩膜检测图案。本发明还提供了一种一种制作用于半导体工艺中掩膜的方法，在所述掩膜上不具有目标图案的位置处形成至少一处具有重复图形的掩膜检测图案。本发明还提供了一种采用上述掩膜来检测掩膜污染的方法，将所述掩膜检测图案转移到晶圆上，比较所述晶圆上的所述掩膜检测图案，所述晶圆上的所述掩膜检测图案的有图形不同情况，则可判定所述掩膜受到污染；或者所述晶圆上的所述掩膜检测图案不是所述重复图形时，则可判定所述掩膜受到污染。
文档编号G03F1/14GK102135724SQ20101010243
公开日2011年7月27日 申请日期2010年1月27日 优先权日2010年1月27日
发明者田彬 申请人:中芯国际集成电路制造(上海)有限公司