专利名称：像素结构及其制作方法
技术领域：
本发明涉及一种像素结构及其制作方法，且特别是涉及一种边界电场切换型 (fringe field switching, FFS)显示器的像素结构及其制作方法。
背景技术：
目前市场对于薄膜晶体管液晶显示面板(TFT liquid crystal display panel) 皆朝向高对比、无灰阶反转、高亮度、高色饱和度、快速反应以及广视角等方向发展。常见的广视角技术包括扭转向列型(twisted nematic, TN)液晶加上广视角膜(wide viewing film)、共平面切换型(in-plane switching, IPS)液晶显示面板、边界电场切换型液晶显示面板与多域垂直配向型(multi-domainvertical alignment, MVA)液晶显示面板。以边界电场切换型液晶显示面板为例，其具有广视角以及低色偏等优点特性。在低温多晶硅边界电场切换型液晶显示面板的工艺中，在制作像素结构时，通常会使用到10 至11道光掩模工艺(非晶硅边界电场切换型液晶显示面板工艺则为7至8道工艺)。如此一来，必须花费较多的工艺时间以及较高的成本，且工艺步骤也非常繁杂。此外，在边界电场切换型液晶显示面板的像素结构中具有二层透明导电氧化层 (例如铟锡氧化物(indium tin oxide, IT0)层)，且在形成第一层透明导电氧化层之前会先形成一层平坦层，然后再将第一层透明导电氧化层形成于平坦层上，以及于第一层透明导电氧化层上依序形成保护层(passivation layer)与第二层透明导电氧化层。因此，边界电场切换型液晶显示面板的像素结构会有较多层次的绝缘膜堆叠的问题，因而导致像素结构的光穿透率下降。另外，在上述的边界电场切换型液晶显示面板的工艺中，在形成平坦层及第一层透明导电氧化层之后，通常会通过化学气相沉积工艺来形成保护层，因为化学气相沉积的高温工艺容易影响到其下方的平坦层而产生污染(如有机物、碳等)的问题。
发明内容
本发明提供一种像素结构，其具有较少的膜层。本发明另提供一种像素结构的制作方法，其具有较少的工艺步骤。本发明提出一种像素结构，其包括基板、薄膜晶体管、第一电极、平坦层以及第二电极。薄膜晶体管配置于基板上。薄膜晶体管具有漏极。第一电极配置于基板上，且第一电极覆盖并且接触漏极。平坦层配置于基板上，并且覆盖薄膜晶体管以及第一电极。平坦层具有对应于第一电极的凹陷。第二电极配置于平坦层上。第二电极包括相互平行的多个条状电极图案。这些条状电极图案位于凹陷内。依照本发明实施例所述的像素结构，还包括图案化半导体层、栅绝缘层、图案化第一导电层、中间介电层(interlayer dielectric, ILD)以及图案化第二导电层。图案化半导体层配置于基板上。图案化半导体层包括半导体图案以及下电极图案，其中半导体图案具有沟道区以及位于沟道区两侧的源极区以及漏极区。栅绝缘层配置于基板上，并且覆盖
5半导体图案与下电极图案。图案化第一导电层配置于栅绝缘层上。图案化第一导电层包括栅极图案以及上电极图案，其中栅极图案位于沟道区的上方，而上电极图案位于下电极图案的上方。中间介电层配置于栅绝缘层上，并且覆盖栅极图案以及上电极图案。图案化第二导电层配置于中间介电层上。图案化第二导电层包括源极图案、漏极图案以及接垫图案。 源极图案经由贯穿中间介电层与栅绝缘层的第一贯孔而电性连接至源极区，以作为薄膜晶体管的源极。漏极图案经由贯穿中间介电层与栅绝缘层的第二贯孔而电性连接至漏极区与下电极图案，以作为薄膜晶体管的漏极，且漏极图案的一部分与上电极图案重叠。接垫图案经由贯穿中间介电层的第三贯孔而电性连接至上电极图案。第一电极配置于中间介电层上，且第一电极覆盖并且接触漏极图案。平坦层配置于中间介电层上，并且覆盖源极图案、 漏极图案、第一电极以及接垫图案。平坦层具有第四贯孔，此第四贯孔暴露出部分的接垫图案。第二电极经由第四贯孔而电性连接至接垫图案以及上电极图案。依照本发明实施例所述的像素结构，上述的半导体图案与下电极图案相连接，而第二贯孔暴露出半导体图案与下电极图案的连接处，以使漏极图案同时电性连接到半导体图案与下电极图案。依照本发明实施例所述的像素结构，上述的半导体图案例如为第一型掺杂，而下电极图案例如为第二型掺杂。依照本发明实施例所述的像素结构，上述的第一型掺杂例如为N型掺杂，而第二型掺杂例如为P型掺杂。依照本发明实施例所述的像素结构，上述的图案化半导体层的材料例如为多晶硅，其中对应于第一电极的凹陷处的平坦层的厚度例如介于5000 A至10000 A之间。依照本发明实施例所述的像素结构，还包括图案化第一导电层、栅绝缘层、图案化半导体层以及图案化第二导电层。图案化第一导电层配置于基板上。图案化第一导电层包括栅极图案以及电极图案。栅绝缘层配置于基板上，并且覆盖图案化第一导电层。图案化半导体层配置于栅绝缘层上。图案化半导体层包括半导体图案，此半导体图案位于栅极图案的上方。图案化第二导电层配置于栅绝缘层上。图案化第二导电层包括源极图案以及漏极图案。源极图案与漏极图案分别位于半导体图案的两侧，以分别作为薄膜晶体管的源极以及漏极，且漏极图案的一部分与电极图案重叠。第一电极配置于栅绝缘层上，且第一电极覆盖并且接触该漏极图案。平坦层配置于栅绝缘层上，并且覆盖源极图案、漏极图案以及第一电极。第二电极穿过平坦层与栅绝缘层而电性连接至电极图案。依照本发明实施例所述的像素结构，上述的图案化半导体层的材料例如为非晶娃。本发明提出一种像素结构的制作方法，此方法是先提供半成品。此半成品包括基板以及薄膜晶体管。薄膜晶体管配置于基板上，且薄膜晶体管具有漏极。然后，形成第一电极于基板上，此第一电极覆盖并且接触部分的漏极。接着，形成平坦层于基板上，此平坦层覆盖薄膜晶体管以及第一电极。平坦层具有凹陷，此凹陷对应于第一电极。之后，形成第二电极于平坦层上，此第二电极包括相互平行的多个条状电极图案，且这些条状电极图案位于凹陷内。依照本发明实施例所述的像素结构的制作方法，上述的半成品的形成方法例如是先形成半导体材料层于基板上。然后，对半导体材料层的第一部分进行第一型沟道掺杂(channel doping)或第二型沟道掺杂。接着，对半导体材料层的第二部分进行第二型掺杂， 以形成下电极图案。而后，形成栅绝缘层于基板上，此栅绝缘层覆盖半导体材料层。继之，形成图案化第一导电层于栅绝缘层上，此图案化第一导电层包括栅极图案以及上电极图案， 且上电极图案位于下电极图案的上方。随后，以栅极图案为掩模来对第一部分的半导体材料层进行第一型掺杂，以形成半导体图案，此半导体图案具有沟道区以及位于沟道区两侧的源极区以及漏极区。然后，形成中间介电层于栅绝缘层上。接着，形成贯穿中间介电层与栅绝缘层的第一贯孔、贯穿中间介电层与栅绝缘层的第二贯孔以及贯穿中间介电层的第三贯孔。第一贯孔暴露出部分的源极区，第二贯孔暴露出部分的漏极区与部分的下电极图案， 而第三贯孔暴露出部分的上电极图案。而后，形成图案化第二导电层于中间介电层上，图案化第二导电层包括源极图案、漏极图案以及接垫图案。源极图案经由第一贯孔而电性连接至源极区，以作为薄膜晶体管的源极。漏极图案经由第二贯孔而电性连接至漏极区与下电极图案，以作为薄膜晶体管的漏极，且漏极图案的一部分与上电极图案重叠。接垫图案经由第三贯孔而电性连接至上电极图案。之后，形成贯穿平坦层的第四贯孔，此第四贯孔暴露出部分的接垫图案，以使第二电极经由第四贯孔而电性连接至接垫图案以及上电极图案。依照本发明实施例所述的像素结构的制作方法，上述的第一型沟道掺杂与第一型掺杂例如为N型掺杂，而第二型沟道掺杂与第二型掺杂例如为P型掺杂。依照本发明实施例所述的像素结构的制作方法，上述的平坦层的凹陷的形成方法例如是对平坦层进行曝光与光刻工艺，其中对应于第一电极的该凹陷处的该平坦层的厚度例如介于5000 A至10000 A之间。依照本发明实施例所述的像素结构的制作方法，上述的半成品的形成方法例如是先形成图案化第一导电层于基板上，此图案化第一导电层包括栅极图案以及电极图案。然后，形成栅绝缘层于基板上，以覆盖图案化第一导电层。接着，形成图案化半导体层于栅绝缘层上，此图案化半导体层包括半导体图案，此半导体图案位于栅极图案的上方。而后，形成图案化第二导电层于栅绝缘层上，此图案化第二导电层包括源极图案以及漏极图案。源极图案与漏极图案分别位于半导体图案的两侧，以分别作为薄膜晶体管的源极以及漏极， 且漏极图案的一部分与电极图案重叠。之后，形成贯穿平坦层以及栅绝缘层的贯孔，此贯孔暴露出部分的电极图案，以使第二电极经由贯孔而电性连接至电极图案。基于上述，本发明将作为源极/漏极的导电层与第一电极皆形成于同一层介电层上，且在第一电极与第二电极之间形成平坦层来代替已知技术中的保护层，因此与已知技术相比具有较少的工艺步骤以及减少了光掩模的使用数目。此外，在本发明的像素结构中，由于源极/漏极的导电层与第一电极皆形成于同一层介电层上，因此不用其他绝缘膜将源极/漏极的导电层与第一电极隔开，可以有效地减少像素结构中其他绝缘膜的使用，进而提高像素结构的光穿透率。为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
图IA至图II为依照本发明的第一实施例所绘示的像素结构的制作流程的俯视示意图。
意图。意图。意图。
图2A至图21为依照本发明的第一实施例所绘示的像素结构的制作流程的剖面示
图3A至图3F为依照本发明的第二实施例所绘示的像素结构的制作流程的俯视示
图4A至图4F为依照本发明的第二实施例所绘示的像素结构的制作流程的剖面示
附图标记说明 100,300 基板 102 绝缘层 104a、104c 掺杂区 106,304 栅绝缘层 108a、302a 栅极图案 110 中间介电层 114:第二贯孔 118,308 图案化第二导电层 118b,308b 漏极图案 118d、308c 数据线图案 122,312 平坦层 126:第四贯孔 302b 电极图案 306a 半导体材料层 306c 欧姆接触层
100a 像素区
104 图案化半导体材料层 104b 下电极图案 108,302 图案化第一导电层 108b 上电极图案 112 第一贯孔 116 第三贯孔 118a、308a 源极图案 118c 接垫图案 120,310 第一电极 124,314 凹陷 128,318 第二电极 306 图案化半导体层 306b 欧姆接触材料层 316 贯孔
具体实施例方式[第一实施例]图IA至图II为依照本发明的第一实施例所绘示的像素结构的制作流程的俯视示意图。图2A至图21为依照本发明的第一实施例所绘示的像素结构的制作流程的剖面示意图。在本实施例中，为了便于说明，仅绘示出一个像素区，但本发明并不限于此。首先，请同时参照图IA与图2A，在基板100上形成绝缘层102。基板100的材料例如为玻璃、塑料或其他合适的材料。绝缘层102的材料例如为氧化物或氮化物。然后，在基板100的像素区IOOa中，在绝缘层102上形成图案化半导体材料层104。图案化半导体材料层104的材料例如为多晶硅。在图IA中，为了使附图清楚，因此未将绝缘层102绘示出ο接着，请同时参照图IB与图2B，对图案化半导体材料层104的第一部分进行掺杂， 以形成掺杂区104a，此掺杂可为第一型或第二型掺杂，在本实施例中是以第一型掺杂为例， 但不以此为限。部分的掺杂区10 可作为薄膜晶体管的沟道区，因此上述的掺杂亦可称为沟道掺杂。在图IB中，为了使附图清楚，因此未将绝缘层102绘示出。而后，请同时参照图IC与图2C，对图案化半导体材料层104的第二部分进行第二型掺杂，以形成下电极图案104b。在本实施例中，第一型掺杂为N型掺杂，而第二型掺杂为P型掺杂。继之，在基板100上形成栅绝缘层106。栅绝缘层106覆盖未经掺杂的图案化半导体材料层104、掺杂区104a、下电极图案104b与绝缘层102。栅绝缘层106的材料例如为氧化物、氮化物或其他合适的介电材料。在图IC中，为了使附图清楚，因此未将绝缘层102 与栅绝缘层106绘示出。然后，请同时参照图ID与图2D，在栅绝缘层106上形成图案化第一导电层108。 图案化第一导电层108的材料例如为金属。图案化第一导电层108包括栅极图案108a以及上电极图案108b。上电极图案108b位于下电极图案104b的上方而与其至少部分重叠。 接着，以栅极图案108a为掩模来对图案化半导体材料层104的第一部分(即掺杂区104a) 进行第一型掺杂，以形成半导体图案。此半导体图案具有沟道区(位于栅极图案108a下方且在此步骤中未被掺杂的掺杂区10 )以及位于沟道区两侧的掺杂区l(Mc。掺杂区l(Mc 作为薄膜晶体管的源极区与漏极区。在图ID中，为了使附图清楚，因此未将绝缘层102与栅绝缘层106绘示出。特别一提的是，在图ID与图2D所述的步骤中，所形成的上电极图案108b位于下电极图案104b的上方，因此上电极图案108b、下电极图案104b以及位于二者之间的栅绝缘层106即可构成储存电容结构。而后，请同时参照图IE与图2E，在栅绝缘层106上形成中间介电层110。中间介电层110覆盖栅极图案108a、上电极图案108b以及栅绝缘层106。中间介电层110的材料例如为氧化物、氮化物或其他合适的介电材料。继之，形成贯穿中间介电层110与栅绝缘层 106的第一贯孔112与第二贯孔114以及贯穿中间介电层110的第三贯孔116。第一贯孔 112暴露出部分的掺杂区l(Mc。第二贯孔114同时暴露出部分的掺杂区l(Mc与部分的下电极图案104b。第三贯孔116暴露出部分的上电极图案108b。在图IE中，为了使附图清楚，因此未将绝缘层102、栅绝缘层106与中间介电层110绘示出。接着，请同时参照图IF与图2F，在中间介电层110上形成图案化第二导电层118。 图案化第二导电层118的材料例如为金属。图案化第二导电层118包括源极图案118a、漏极图案118b、接垫图案118c以及数据线图案118d。源极图案118a经由第一贯孔112而电性连接至作为源极区的掺杂区104c，以作为薄膜晶体管的源极。漏极图案118b经由第二贯孔114而电性连接至作为漏极区的下电极图案104b与掺杂区104c，以作为薄膜晶体管的漏极。此外，漏极图案118b的一部分与上电极图案108b重叠，因此漏极图案118b、上电极图案108b以及位于二者之间的中间介电层110构成储存电容结构。接垫图案118c经由第三贯孔116而电性连接至上电极图案108b。在图IF中，为了使附图清楚，因此未将绝缘层 102、栅绝缘层106与中间介电层110绘示出。至此，由上述步骤所形成的结构在本发明中可称为半成品，其包括基板100以及由栅极(栅极图案108a)、栅绝缘层106、源极(源极图案118a以及与其连接的掺杂区104c) 与漏极(漏极图案118b以及与其连接的下电极图案104b与掺杂区104c)所构成的薄膜晶体管。然后，请同时参照图IG与图2G，形成第一电极120于基板100上。第一电极120 覆盖并且接触部分的漏极图案118b。第一电极120为透明电极，其材料例如为铟锡氧化物。 在图IG中，为了使附图清楚，因此未将绝缘层102、栅绝缘层106与中间介电层110绘示出。特别一提的是，在本实施例中，由于图案化第二导电层118与第一电极120皆形成于中间介电层110上，因此不用其他绝缘膜将第二导电层118与第一电极120隔开，可以有效地减少像素结构中其他绝缘膜的使用，以提高像素结构的光穿透率。接着，请同时参照图IH与图2H，在基板100上形成平坦层122。平坦层122覆盖上述的薄膜晶体管以及第一电极120。平坦层122的材料例如为感光材料。平坦层122具有对应于第一电极120的凹陷124。对应于凹陷IM处的平坦层122厚度例如介于5000 A 至10000 A之间。凹陷1 的形成方法例如是对平坦层122中对应于第一电极120的部分进行曝光与光刻工艺，例如利用半调光掩模工艺(Half-tone)。然后，形成贯穿平坦层122 的第四贯孔126。第四贯孔1 暴露出部分的接垫图案118c。在图IH中，为了使附图清楚， 因此未将绝缘层102、栅绝缘层106、中间介电层110与平坦层122绘示出。之后，请同时参照图II与图21，在平坦层122上形成第二电极128。第二电极128 为透明电极，其材料例如为铟锡氧化物。部分的第二电极1 经由第四贯孔1 而电性连接至接垫图案118c以及上电极图案108b。此外，第二电极1 还包括相互平行的多个条状电极图案，且这些条状电极图案位于凹陷124内。在图II中，为了使附图清楚，因此未将绝缘层102、栅绝缘层106、中间介电层110与平坦层122绘示出。特别一提的是，在凹陷IM中，第二电极128、第一电极120以及位于二者之间的平坦层122构成储存电容结构，且由于凹陷IM中平坦层122的厚度较薄，因此可以有效地提高储存电容结构的效能。至于凹陷1 之外的平坦层122，因具有较厚的厚度，故可以有效地降低杂散电容。此外，在本实施例中，图案化第二导电层118与第一电极120皆形成于中间介电层 110上，其省略了已知技术中于图案化第二导电层118与第一电极120之间形成平坦层的步骤，且在第一电极120与第二电极1 之间形成平坦层来代替已知技术中的保护层，因此与已知技术相比，本实施例有效地简化了工艺步骤而提高了产能，且减少了光掩模的使用数目而降低了生产成本。另外，在本实施例中，由于在形成平坦层122之后不需再通过化学气相沉积工艺来形成已知技术中的保护层，因此可以有效地避免因化学气相沉积的高温工艺，容易影响到其下方的平坦层而产生污染(如有机物、碳等)的问题。[第二实施例]图3A至图3F为依照本发明的第二实施例所绘示的像素结构的制作流程的俯视示意图。图4A至图4F为依照本发明的第二实施例所绘示的像素结构的制作流程的剖面示意图。在本实施例中，为了便于说明，仅绘示出一个像素区，但本发明并不限于此。首先，请同时参照图3A与图4A，在基板300上形成图案化第一导电层302。基板 300的材料例如为玻璃、塑料或其他合适的材料。图案化第一导电层302的材料例如为金属。图案化第一导电层302包括栅极图案30 以及电极图案302b。然后，请同时参照图:3B与图4B，在基板300上形成栅绝缘层304，以覆盖图案化第一导电层302。栅绝缘层304的材料例如为氧化物、氮化物或其他合适的介电材料。接着， 在栅绝缘层304上形成图案化半导体层306。图案化半导体层306包括半导体图案，且此半导体图案位于栅极图案30 的上方。在本实施例中，此半导体图案包括半导体材料层306a 以及位于其上的欧姆接触材料层306b。半导体材料层306a的材料例如为非晶硅。半导体材料层306a作为薄膜晶体管的沟道层。欧姆接触材料层306b的材料例如为η+掺杂非晶硅。在图:3B中，为了使附图清楚，因此未将栅绝缘层304绘示出。接着，请同时参照图3C与图4C，在栅绝缘层304上形成第二导电层(未绘示)。第二导电层的材料例如为金属。接着，将第二导电层以及位于其下方的欧姆接触材料层306b 图案化，以形成图案化第二导电层308以及欧姆接触层306c。图案化第二导电层308包括源极图案308a、漏极图案308b以及数据线图案308c。源极图案308a与漏极图案308b分别位于半导体图案(图案化半导体层306)的两侧，以分别作为薄膜晶体管的源极以及漏极， 且漏极图案308b的一部分与电极图案302b重叠。因此，漏极图案308b、电极图案302b以及位于二者之间的栅绝缘层304构成储存电容结构。在图3C中，为了使附图清楚，因此未将栅绝缘层304绘示出。至此，由上述步骤所形成的结构在本发明中可称为半成品，其包括基板300以及由栅极(栅极图案30 )、栅绝缘层304、沟道层(半导体材料层306a)、欧姆接触层306c、 源极(源极图案308a)与漏极(漏极图案308b)所构成的薄膜晶体管。然后，请同时参照图3D与图4D，形成第一电极310于基板300上。第一电极310 覆盖并且接触部分的漏极图案308b。第一电极310为透明电极，其材料例如为铟锡氧化物。 在图3D中，为了使附图清楚，因此未将栅绝缘层304绘示出。接着，请同时参照图3E与图4E，在基板300上形成平坦层312。平坦层312覆盖上述的薄膜晶体管以及第一电极310。平坦层312的材料例如为感光材料。平坦层312具有对应于第一电极310的凹陷314。对应于凹陷314处的平坦层312厚度例如介于5000 A 至10000 A之间。凹陷314的形成方法例如是对平坦层312中对应于第一电极310的部分进行曝光与光刻工艺，例如利用半调光掩模工艺。然后，形成贯穿平坦层312以及栅绝缘层304的贯孔316。贯孔316暴露出部分的电极图案302b。在图3E中，为了使附图清楚， 因此未将栅绝缘层304与平坦层312绘示出。之后，请同时参照图3F与图4F，在平坦层312上形成第二电极318。第二电极318 为透明电极，其材料例如为铟锡氧化物。部分的第二电极318经由贯孔316而电性连接至电极图案302b。此外，第二电极318还包括相互平行的多个条状电极图案，且这些条状电极图案位于凹陷314内。在图3F中，为了使附图清楚，因此未将栅绝缘层304与平坦层312 绘示出。特别一提的是，在凹陷314中，第二电极318、第一电极310以及位于二者之间的平坦层312构成储存电容结构，且由于凹陷314中的平坦层312的厚度较薄，因此可以有效地提高储存电容结构的效能。至于凹陷314之外的平坦层312，因具有较厚的厚度，故可以有效地降低杂散电容。此外，在本实施例中，图案化第二导电层308与第一电极310皆形成于栅绝缘层 304上，其省略了已知技术中于图案化第二导电层308与第一电极310之间形成平坦层的步骤，且在第一电极310与第二电极318之间形成平坦层312来代替已知技术中的保护层，因此与已知技术相比，本实施例有效地简化了工艺步骤而提高了产能，且减少了光掩模的使用数目而降低了生产成本。另外，在本实施例中，由于在形成平坦层312之后不需再通过化学气相沉积工艺来形成已知技术中的保护层，因此可以有效地避免因化学气相沉积的高温工艺，容易影响到其下方的平坦层而产生污染(如有机物、碳等)的问题。
虽然本发明已以实施例披露如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定为准。
权利要求
1.一种像素结构，包括 基板；薄膜晶体管，配置于该基板上，该薄膜晶体管具有漏极； 第一电极，配置于该基板上，且该第一电极覆盖并且接触该漏极； 平坦层，配置于该基板上，并且覆盖该薄膜晶体管以及该第一电极，该平坦层具有对应于该第一电极的凹陷；以及第二电极，配置于该平坦层上，该第二电极包括相互平行的多个条状电极图案，该多个条状电极图案位于该凹陷内。
2.如权利要求1所述的像素结构，还包括图案化半导体层，配置于该基板上，该图案化半导体层包括半导体图案以及下电极图案，其中该半导体图案具有沟道区以及位于该沟道区两侧的源极区以及漏极区； 栅绝缘层，配置于该基板上，并且覆盖该半导体图案与该下电极图案； 图案化第一导电层，配置于该栅绝缘层上，该图案化第一导电层包括栅极图案以及上电极图案，其中该栅极图案位于该沟道区的上方，而该上电极图案位于该下电极图案的上方；中间介电层，配置于该栅绝缘层上，并且覆盖该栅极图案以及该上电极图案；以及图案化第二导电层，配置于该中间介电层上，该图案化第二导电层包括源极图案、漏极图案以及接垫图案，该源极图案经由贯穿该中间介电层与该栅绝缘层的第一贯孔而电性连接至该源极区，以作为该薄膜晶体管的源极，该漏极图案经由贯穿该中间介电层与该栅绝缘层的第二贯孔而电性连接至该漏极区与该下电极图案，以作为该薄膜晶体管的该漏极， 且该漏极图案的一部分与该上电极图案重叠，该接垫图案经由贯穿该中间介电层的第三贯孔而电性连接至该上电极图案；其中，该第一电极配置于该中间介电层上，且该第一电极覆盖并且接触该漏极图案； 该平坦层配置于该中间介电层上，并且覆盖该源极图案、该漏极图案、该第一电极以及该接垫图案，该平坦层具有第四贯孔，该第四贯孔暴露出部分的该接垫图案；以及该第二电极经由该第四贯孔而电性连接至该接垫图案以及该上电极图案。
3.如权利要求2所述的像素结构，其中该半导体图案与该下电极图案相连接，而该第二贯孔暴露出该半导体图案与该下电极图案的连接处，以使该漏极图案同时电性连接到该半导体图案与该下电极图案。
4.如权利要求2所述的像素结构，其中该半导体图案为第一型掺杂，而该下电极图案为第二型掺杂。
5.如权利要求4所述的像素结构，其中该第一型掺杂为N型掺杂，而该第二型掺杂为P 型掺杂。
6.如权利要求2所述的像素结构，其中该图案化半导体层的材料包括多晶硅，其中对应于该第一电极的该凹陷处的该平坦层的厚度介于5000 A至10000 A之间。
7.如权利要求1所述的像素结构，还包括图案化第一导电层，配置于该基板上，该图案化第一导电层包括栅极图案以及电极图案；栅绝缘层，配置于该基板上，并且覆盖该图案化第一导电层；图案化半导体层，配置于该栅绝缘层上，该图案化半导体层包括半导体图案，该半导体图案位于该栅极图案的上方；图案化第二导电层，配置于该栅绝缘层上，该图案化第二导电层包括源极图案以及漏极图案，该源极图案与该漏极图案分别位于该半导体图案的两侧，以分别作为该薄膜晶体管的源极以及该漏极，且该漏极图案的一部分与该电极图案重叠；其中，该第一电极配置于该栅绝缘层上，且该第一电极覆盖并且接触该漏极图案； 该平坦层配置于该栅绝缘层上，并且覆盖该源极图案、该漏极图案以及该第一电极；以及该第二电极穿过该平坦层与该栅绝缘层而电性连接至该电极图案。
8.如权利要求7所述的像素结构，其中该图案化半导体层的材料包括非晶硅。
9.一种像素结构的制作方法，包括提供半成品，该半成品包括基板以及薄膜晶体管，该薄膜晶体管配置于该基板上，且该薄膜晶体管具有漏极；形成第一电极于该基板上，该第一电极覆盖并且接触部分的该漏极； 形成平坦层于该基板上，该平坦层覆盖该薄膜晶体管以及该第一电极，该平坦层具有凹陷，该凹陷对应于该第一电极；以及形成第二电极于该平坦层上，该第二电极包括相互平行的多个条状电极图案，该多个条状电极图案位于该凹陷内。
10.如权利要求9所述的像素结构的制作方法，其中形成该半成品的方法包括 形成半导体材料层于该基板上；对该半导体材料层的第一部分进行第一型沟道掺杂或第二型沟道掺杂； 对该半导体材料层的第二部分进行第二型掺杂，以形成下电极图案； 形成栅绝缘层于该基板上，该栅绝缘层覆盖该半导体材料层； 形成图案化第一导电层于该栅绝缘层上，该图案化第一导电层包括栅极图案以及上电极图案，该上电极图案位于该下电极图案的上方；以该栅极图案为掩模来对该第一部分的该半导体材料层进行第一型掺杂，以形成半导体图案，该半导体图案具有沟道区以及位于该沟道区两侧的源极区以及漏极区； 形成中间介电层于该栅绝缘层上；形成贯穿该中间介电层与该栅绝缘层的该第一贯孔、贯穿该中间介电层与该栅绝缘层的该第二贯孔以及贯穿该中间介电层的该第三贯孔，该第一贯孔暴露出部分的该源极区， 该第二贯孔暴露出部分的该漏极区与部分的该下电极图案，而该第三贯孔暴露出部分的该上电极图案；形成图案化第二导电层于该中间介电层上，该图案化第二导电层包括源极图案、漏极图案以及接垫图案，该源极图案经由该第一贯孔而电性连接至该源极区，以作为该薄膜晶体管的源极，该漏极图案经由该第二贯孔而电性连接至该漏极区与该下电极图案，以作为该薄膜晶体管的该漏极，且该漏极图案的一部分与该上电极图案重叠，该接垫图案经由该第三贯孔而电性连接至该上电极图案；以及形成贯穿该平坦层的第四贯孔，该第四贯孔暴露出部分的该接垫图案，以使该第二电极经由该第四贯孔而电性连接至该接垫图案以及该上电极图案。
11.如权利要求10所述的像素结构的制作方法，其中该第一型沟道掺杂与该第一型掺杂为N型掺杂，而该第二型沟道掺杂与该第二型掺杂为P型掺杂。
12.如权利要求10所述的像素结构的制作方法，其中该平坦层的该凹陷的形成方法包括对该平坦层进行曝光与光刻工艺，其中对应于该第一电极的该凹陷处的该平坦层的厚度介于5000 A至10000 A之间。
13.如权利要求9所述的像素结构的制作方法，其中形成该半成品的方法包括 形成图案化第一导电层于该基板上，该图案化第一导电层包括栅极图案以及电极图案；形成栅绝缘层于该基板上，以覆盖该图案化第一导电层；形成图案化半导体层于该栅绝缘层上，该图案化半导体层包括半导体图案，该半导体图案位于该栅极图案的上方；形成图案化第二导电层于该栅绝缘层上，该图案化第二导电层包括源极图案以及漏极图案，该源极图案与该漏极图案分别位于该半导体图案的两侧，以分别作为该薄膜晶体管的源极以及该漏极，且该漏极图案的一部分与该电极图案重叠；以及形成贯穿该平坦层以及该栅绝缘层的贯孔，该贯孔暴露出部分的该电极图案，以使该第二电极经由该贯孔而电性连接至该电极图案。
全文摘要
本发明公开一种像素结构及其制作方法。此像素结构包括基板、薄膜晶体管、第一电极、平坦层以及第二电极。薄膜晶体管配置于基板上。薄膜晶体管具有漏极。第一电极配置于基板上，且第一电极覆盖并且接触漏极。平坦层配置于基板上，并且覆盖薄膜晶体管以及第一电极。平坦层具有对应于第一电极的凹陷。第二电极配置于平坦层上。第二电极包括相互平行的多个条状电极图案。这些条状电极图案位于凹陷内。
文档编号G02F1/1343GK102176458SQ20111004594
公开日2011年9月7日 申请日期2011年2月25日 优先权日2010年12月28日
发明者彭佳添, 李振岳, 游镇宇 申请人:友达光电股份有限公司