一种半导体器件终端的平边结构、制造工艺及光掩膜板的制作方法
【专利摘要】本发明公开了一种半导体器件终端的平边结构，以终端的平边的中点为中心，平边设有中心区域和位于中心区域两端以外的掺杂浓度由内而外依次降低的多个周边区域。本发明还公开了一种平边结构的制造工艺，包括旋涂光刻胶，并使用以下光掩膜板进行曝光、显影：光掩膜板的中心区域两端以外周边区域的透光区面积由内而外逐渐减小；通过N型或P型杂质注入形成掺杂；高温氧化推结；通过N型或P型注入形成场截止环；形成场板。本发明还公开了一种用于半导体器件终端制造的光掩膜板，其中心区域两端以外周边区域的透光区面积由内而外逐渐减小。本发明通过将半导体器件终端的平边由中间向两边逐渐降低掺杂浓度，能做到较短的终端长度或较低的导通电阻。
【专利说明】-种半导体器件终端的平边结构、制造工艺及光掩膜板
【技术领域】
[0001] 本发明涉及一种半导体器件终端及其制造工艺，尤其涉及一种半导体器件终端的 平边结构、制造工艺及光掩膜板。
【背景技术】
[0002] 半导体技术行业中，其功率电子器件，特别是高压器件，为了提高表面击穿电压， 需要人为设置低掺杂区，以使平面P-η结表面附近处的电场得以分布均匀并减弱。
[0003] 目前人为设置上述低掺杂区多采用RESURF技术，即降低表面电场技术，其原理 为：对于一个外延平面p-n结，当外延层厚度较大时，在反向电压下外延层不能完全耗尽， 则在p-n结表面处的耗尽层宽度较小，该处的电场较强，因而表面击穿电压较低；当外延层 厚度较小时，外延层能够完全耗尽，则在P-n结表面处的耗尽层宽度较大，因而该处的电场 减弱，击穿电压增高；进一步，当外延层厚度很小时，不仅外延层能够完全耗尽，而且很大一 部分外延层也被耗尽了，即相当于P-n结表面处的耗尽层宽度大大增加，则电场大大减弱， 因而表面击穿电压能够大大提商。
[0004] 基于外延层完全耗尽所带来的这样一种效果，因此就提出了能够明显降低表面击 穿影响的RESURF二极管的结构；在这种结构中，外延层很薄，而且掺杂浓度适当，以保证整 个外延层在反向电压下能够完全耗尽；二极管的核心是横向的n+-p+结，这种二极管的击 穿电压即很接近体内击穿电压。这种降低表面电场、提高击穿电压的方法就是RESURF技 术。
[0005] 上述RESURF技术在达到同样耐压的情况下，因为其低掺杂区的掺杂浓度是不变 的，所以不能做到较短的终端长度或者说较低的导通电阻。
【发明内容】
[0006] 本发明的目的就在于为了解决上述问题而提供一种基于掺杂浓度变化的半导体 器件终端的平边结构、制造工艺及光掩膜板。
[0007] 本发明通过以下技术方案来实现上述目的：
[0008] -种半导体器件终端的平边结构，以所述终端的平边的中点为中心，所述终端的 平边设有中心区域和多个周边区域，位于所述中心区域两端以外的所述周边区域的数量相 同，所述周边区域的掺杂浓度由内而外依次降低，与所述中心区域等距的两个所述周边区 域的掺杂浓度相同。
[0009] 具体地，所述周边区域共八个，四个一组分别位于所述中心区域两端以外。
[0010] 一种半导体器件终端的平边结构的制造工艺，包括以下步骤：
[0011] (1)准备N型衬底或P型衬底：电阻率为10?200欧姆·厘米；
[0012] (2)在N型衬底或P型衬底上生长注入前氧化层；
[0013] (3)旋涂光刻胶，并使用光掩膜板进行曝光、显影，所述光掩膜板的结构为：以所 述光掩膜板的中点为中心，所述光掩膜板设有中心区域和位于所述中心区域两端以外的周 边区域，所述周边区域的透光区面积由内而外逐渐减小；
[0014] (4)通过P型杂质注入形成P型掺杂或N型杂质注入形成N型掺杂，注入剂量为 lel2atom/cm2 ?lel5atom/cm2 ;
[0015] (5)通过高温氧化推结，炉管温度为850°C?1200°C，持续时间为30分钟?300分 钟，生长氧化层，并激活P型杂质或N型杂质，形成终端表面耐压区；
[0016] (6)对于NM0S，通过N型杂质注入形成N型衬底源漏区，注入剂量为lel2atom/ cm2?5el5atom/cm2 ;对于PM0S，通过P型杂质注入形成P型衬底源漏区，注入剂量为 lel2atom/cm2?5el5atom/cm2 ;N型衬底或P型衬底也用作为耐压区边缘的场截止环；
[0017] (7)淀积TE0S作为层间介质；
[0018] (8)溅镀或者蒸发沉积铝，制作金属接触电极，也用作为金属零偏场板及截止环场 板，形成完整的终端耐压结构。
[0019] 根据需要，所述步骤（3)中的所述光掩膜板为叉指状、棋盘式、锯齿状、阶梯式、圆 点状、多边形和环形中的一种或几种。
[0020] -种用于半导体器件终端制造的光掩膜板，以所述光掩膜板的中点为中心，所述 光掩膜板设有中心区域和位于所述中心区域两端以外的周边区域，所述周边区域的透光区 面积由内而外逐渐减小。
[0021] 具体地，所述光掩膜板为叉指状、棋盘式、锯齿状、阶梯式、圆点状、多边形和环形 中的一种或几种。
[0022] 本发明的有益效果在于：
[0023] 本发明通过将半导体器件终端的平边由中间向两边逐渐降低掺杂浓度，其表面击 穿电压的分界趋缓，能够实现平滑过渡，在达到同样耐压的情况下，能做到较短的终端长度 或较低的导通电阻，或者说，在同样的终端长度或导通电阻的情况下，实现更高的耐压性 能。
【专利附图】
【附图说明】
[0024] 图1是本发明所述半导体器件终端的平边结构的俯视结构示意图；
[0025] 图2是本发明所述光掩膜板的俯视结构示意图之一；
[0026] 图3是本发明所述光掩膜板的俯视结构示意图之二；
[0027] 图4是本发明所述光掩膜板的俯视结构示意图之三；
[0028] 图5是本发明所述光掩膜板的俯视结构示意图之四；
[0029] 图6是本发明所述光掩膜板的俯视结构示意图之五；
[0030] 图7是本发明所述光掩膜板的俯视结构示意图之六；
[0031] 图8是本发明所述光掩膜板的俯视结构示意图之七。
【具体实施方式】
[0032] 下面结合附图对本发明作进一步说明：
[0033] 如图1所示，本发明所述半导体器件终端的平边结构，以终端的平边1的中点为 中心，终端的平边1设有中心区域P0和多个周边区域，多个周边区域分别为第一组的P1、 P2、P3、P4和第二组的ΡΓ、P2'、P3'、P4'，其中，P1和ΡΓ分别与P0等距，P2和P2'分别 与P0等距，P3和P3'分别与P0等距，P4和P4'分别与P0等距，周边区域的掺杂浓度由内 而外依次降低，与中心区域P0等距的两个周边区域的掺杂浓度相同，即：Ρ1 = ΡΓ <P〇, P2 =Ρ2' <P1，P3 = Ρ3' <P2，P4 = Ρ4'〈Ρ3。图1中还示出了耐压区场氧化层10、耐压区边缘 的场截止环11、层间介质层12 (即inter-level dielectric),以及金属接触孔和金属场板 结构13。
[0034] 如图2-图7所示，本发明所述用于半导体器件终端制造的光掩膜板2,以光掩膜板 2的中点为中心，光掩膜板2设有中心区域和位于中心区域两端以外的周边区域，周边区域 的透光区面积由内而外逐渐减小。
[0035] 具体而言，光掩膜板2的周边区域的透光区形状有多种，下面分别介绍：
[0036] 如图2所示，整个透光区3为叉指状，中心区域的透光区3为全透光，周边区域的 透光区3通过非透光区间隔隔离为多个由内而外密度逐渐减小的条形的透光区3,从而形 成由内而外面积逐渐减小的叉指状透光区3。
[0037] 如图3所示，整个透光区4为棋盘式，中心区域的透光区4为全透光，周边区域的 透光区4为方格形且由内而外密度逐渐减小，从而形成由内而外面积逐渐减小的棋盘式透 光区4。
[0038] 如图4所示，整个透光区5为锯齿状，中心区域的透光区5为全透光，周边区域的 透光区5为条形且由内而外宽度逐渐减小，从而形成由内而外面积逐渐减小的锯齿状透光 区5。
[0039] 如图5所示，整个透光区6为阶梯式，中心区域的透光区6为全透光，周边区域的 透光区6为相邻排列的条形且由内而外形成阶梯形，从而形成由内而外面积逐渐减小的阶 梯式透光区6。
[0040] 如图6所示，整个透光区7由多个圆点状透光区7构成，中心区域的圆点状透光区 7面积大且相互连接，基本为全透光，周边区域的圆点状透光区7相间排列且由内而外密度 逐渐减小，从而形成由内而外面积逐渐减小的圆点状透光区7。
[0041] 如图7所示，整个透光区8由多个多边形透光区8构成，图7中为六边形，中心区 域的多边形透光区8面积大且相互连接，基本为全透光，周边区域的多边形透光区8相间排 列且由内而外密度逐渐减小，从而形成由内而外面积逐渐减小的多边形透光区8。
[0042] 如图8所示，整个透光区9由多个环形（平边局部为条形）透光区9构成，中心区 域的透光区9为全透光，周边区域的多个环形（平边局部为条形）透光区9相间排列且由 内而外间距逐渐增大，从而形成由内而外透光面积逐渐减小的环形透光区9。
[0043] 根据需要，透光区还可以为上述形状的任意组合，只要满足由内而外面积逐渐减 小的要求即可。
[0044] 本发明所述半导体器件终端的平边结构的制造工艺，包括以下步骤：
[0045] (1)准备N型衬底或P型衬底：电阻率为10?200欧姆·厘米；
[0046] (2)在N型衬底或P型衬底上生长注入前氧化层；
[0047] (3)旋涂光刻胶，并使用光掩膜板进行曝光、显影，所述光掩膜板的结构为：以所 述光掩膜板的中点为中心，所述光掩膜板设有中心区域和位于所述中心区域两端以外的周 边区域，所述周边区域的透光区面积由内而外逐渐减小；
[0048] (4)通过P型杂质注入形成P型掺杂或N型杂质注入形成N型掺杂，注入剂量为 lel2atom/cm2 ?lel5atom/cm2 ;
[0049] (5)通过高温氧化推结，炉管温度为850°C?1200°C，持续时间为30分钟?300分 钟，生长氧化层，并激活P型杂质或N型杂质，形成终端表面耐压区；
[0050] (6)对于NM0S，通过N型杂质注入形成N型衬底源漏区，注入剂量为lel2atom/ cm2?5el5atom/cm2 ;对于PM0S，通过P型杂质注入形成P型衬底源漏区，注入剂量为 lel2atom/cm2?5el5atom/cm2 ;N型衬底或P型衬底也用作为耐压区边缘的场截止环；
[0051] (7)淀积TE0S作为层间介质；
[0052] (8)溅镀或者蒸发沉积铝，制作金属接触电极，也用作为金属零偏场板及截止环场 板，形成完整的终端耐压结构。
[0053] 实际制造中，在上述八个步骤的基础上，还有以下连续的步骤：
[0054] (9)根据需要制作的半导体器件而搭建、插入必需的工艺步骤，如CMOS、VDM0S、 IGBT、DIODE、JFET、BJT 等。
[0055] 说明：上述步骤（9)为常规制造工艺的一部分，不是本发明的创新技术。
[0056] 上述实施例只是本发明的较佳实施例，并不是对本发明技术方案的限制，只要是 不经过创造性劳动即可在上述实施例的基础上实现的技术方案，均应视为落入本发明专利 的权利保护范围内。
【权利要求】
1. 一种半导体器件终端的平边结构，其特征在于：以所述终端的平边的中点为中心， 所述终端的平边设有中心区域和多个周边区域，位于所述中心区域两端以外的所述周边区 域的数量相同，所述周边区域的掺杂浓度由内而外依次降低，与所述中心区域等距的两个 所述周边区域的掺杂浓度相同。
2. 根据权利要求1所述的半导体器件终端的平边结构，其特征在于：所述周边区域共 八个，四个一组分别位于所述中心区域两端以外。
3. -种如权利要求1或2所述的半导体器件终端的平边结构的制造工艺，其特征在于： 包括以下步骤： (1) 准备N型衬底或P型衬底：电阻率为10?200欧姆·厘米； (2) 在N型衬底或P型衬底上生长注入前氧化层； (3) 旋涂光刻胶，并使用光掩膜板进行曝光、显影，所述光掩膜板的结构为：以所述光 掩膜板的中点为中心，所述光掩膜板设有中心区域和位于所述中心区域两端以外的周边区 域，所述周边区域的透光区面积由内而外逐渐减小； (4) 通过P型杂质注入形成P型掺杂或N型杂质注入形成N型掺杂，注入剂量为 lel2atom/cm2 ?lel5atom/cm2 ; (5) 通过高温氧化推结，炉管温度为850°C?1200°C，持续时间为30分钟?300分钟， 生长氧化层，并激活P型杂质或N型杂质，形成终端表面耐压区； (6) 对于NMOS，通过N型杂质注入形成N型衬底源漏区，注入剂量为lel2atom/cm2? 5el5atom/cm2 ;对于PMOS，通过P型杂质注入形成P型衬底源漏区，注入剂量为lel2atom/ cm2?5el5atom/cm2 ;N型衬底或P型衬底也用作为耐压区边缘的场截止环； (7) 淀积TEOS作为层间介质； (8) 溅镀或者蒸发沉积铝，制作金属接触电极，也用作为金属零偏场板及截止环场板， 形成完整的终端耐压结构。
4. 根据权利要求3所述的半导体器件终端的平边结构的制造工艺，其特征在于：所述 步骤（3)中的所述光掩膜板为叉指状、棋盘式、锯齿状、阶梯式、圆点状、多边形和环形中的 一种或几种。
5. -种用于半导体器件终端制造的光掩膜板，其特征在于：以所述光掩膜板的中点为 中心，所述光掩膜板设有中心区域和位于所述中心区域两端以外的周边区域，所述周边区 域的透光区面积由内而外逐渐减小。
6. 根据权利要求5所述的用于半导体器件终端制造的光掩膜板，其特征在于：所述光 掩膜板为叉指状、棋盘式、锯齿状、阶梯式、圆点状、多边形和环形中的一种或几种。
【文档编号】G03F1/00GK104112770SQ201410326054
【公开日】2014年10月22日 申请日期:2014年7月8日 优先权日:2014年7月8日
【发明者】胡浩 申请人:成都星芯微电子科技有限公司