半导体集成电路器件的制造方法

专利名称：半导体集成电路器件的制造方法
技术领域：
本发明涉及半导体集成电路器件的制造技术，尤其是有效地应用于用CVD(化学汽相淀积)淀积硅膜的步骤的技术，所述硅膜中被注入杂质离子。
背景技术：
作为用于MISFET(金属绝缘半导体场效应晶体管)的栅极的材料，例如使用添加了杂质的多晶硅膜。作为添加的杂质，对于n沟道MISFET可以使用AsH3和PH3等，对于p沟道MISFET可以使用B2H6等。
例如可以利用低压CVD设备来形成这样的多晶硅膜。在由Semiconductor Equipment Association Japan编辑，THE NIKKANKOGYO SHIMBUN，LTD.于1997年11月20日出版的″TechnologicalDictionary of Semiconductor Equipment(Fourth Edition)″第187页中，描述了一种低压CVD设备。
但是，发明人发现，这样的低压CVD设备具有如下问题。
作为用于MISFET的栅极的材料，用低压CVD设备形成上述的添加了杂质的多晶硅膜，方法是将半导体晶片插入淀积室中，等待预定的时间，直到淀积室中的温度达到足够的温度，同时将淀积室中的压强降低到真空或者不大于大气压，然后在淀积室中引入成膜气体。此时，多晶硅膜的形成不仅覆盖半导体晶片的表面，而且覆盖淀积室的内壁。当接下来在新送入的半导体晶片上形成类似的多晶硅膜时，仍然需要等待预定的时间直到淀积室中的温度上升到足够的温度，同时降低淀积室的压强到真空或者不大于大气压。在此期间，杂质不可避免地从形成在淀积室内壁上的多晶硅膜扩散开来。这些扩散的杂质散布到新送入的上面还没有形成多晶硅膜的半导体晶片上，并被引入已经在先前送入的半导体晶片的表面上形成的栅极氧化物膜中。这会削弱栅极氧化物膜的绝缘性能。
本发明的一个目的是提供一种技术，在用低压CVD设备形成添加杂质的多晶膜时，防止杂质从已经形成的类似的多晶膜扩散到淀积室的内壁中。
从下面的说明和附图可以更加清楚本发明的上述以及其它目的和新颖的特征。

发明内容
下面简要概括本申请所公开的发明中的典型发明。
本发明包括下述步骤将半导体衬底插入第一成膜设备的淀积室中；加热该淀积室的内部；在加热步骤之后，用化学成膜方法在该半导体衬底上形成添加了导电性杂质的硅膜，该加热步骤包括(a)在将淀积室中的压强保持在大气压的同时加热淀积室的内部；以及(b)在步骤(a)之后，在将淀积室的内部的压强降低到真空或者不大于大气压的同时加热淀积室的内部；其中，步骤(a)比步骤(b)需要更多的时间。
本发明还包括下述步骤在半导体衬底上形成绝缘膜，然后将该半导体衬底插入第一成膜设备的淀积室；在将该淀积室中的压强保持在大气压的同时加热该半导体衬底；在加热半导体衬底之后，在将该淀积室中的压强降低到真空或者不大于大气压的同时加热该半导体衬底；通过化学成膜方法在所述绝缘膜上形成添加了导电杂质的半导体膜，其中，在将淀积室中的压强保持在大气压的同时加热半导体衬底的步骤中，在半导体膜成膜时将半导体衬底加热到第一温度，或者将其温度加热到接近所述第一温度。
本发明还包括下述步骤在半导体衬底上形成绝缘膜；将该半导体衬底插入第一成膜设备的淀积室；在将该淀积室中的压强保持在第一压强的同时将该半导体衬底加热到第一温度；在加热该半导体衬底的同时将该淀积室中的压强降低到不大于第二压强；在将淀积室中的压强保持在真空或者不大于大气压的第三压强的同时，通过化学成膜方法在被加热到第一温度的半导体衬底的所述绝缘膜上形成添加了导电杂质的硅膜；其中，将所述第二压强调节到低于所述第一压强，并且第一压强高于第三压强。
本发明还包括下述步骤在半导体衬底上形成绝缘膜；将该半导体衬底插入第一成膜设备的淀积室；在将该淀积室中的压强保持在第一压强的同时加热该半导体衬底；在加热该半导体衬底的同时将该淀积室中的压强降低到不大于第二压强；在将淀积室中的压强保持在真空或者不大于大气压的第三压强的同时，用化学成膜装置在所述绝缘膜上形成添加了导电杂质的硅膜；其中，将所述第二压强调节到低于所述第三压强，并且在所述硅膜形成步骤中，在将所述第一压强保持为高于第三压强的同时，加热所述半导体衬底而使其温度接近所述第一温度。


图1是一个局部剖视图，用于说明本发明的一个实施例的半导体集成电路器件的制造方法；图2是一个局部剖视图，用于说明在图1所示之后的制造步骤的半导体集成电路器件；图3的示意图用于说明根据本发明的一个实施例，用于制造半导体集成电路器件的CVD设备的组成；图4是在根据本发明的一个实施例的半导体集成电路器件的一个制造步骤中，在淀积多晶硅膜时的时序图；图5的示意图用于说明用本发明的一个实施例的半导体集成电路器件制造方法形成多晶硅膜时，栅极氧化物膜的绝缘性能；图6是用另一种制造方法淀积多晶硅膜时的时序图，用于与根据本发明的一个实施例的半导体集成电路器件进行比较；
图7的示意图用于说明用不同于本发明的一个实施例的半导体集成电路器件制造方法形成多晶硅膜时，栅极氧化物膜的绝缘性能；图8是在图2的步骤之后的制造步骤中，半导体集成电路器件的局部剖面图；图9是在图8的步骤之后的制造步骤中，半导体集成电路器件的局部剖面图；图10是在根据本发明的另一个实施例的半导体集成电路器件的制造步骤中，在淀积多晶硅膜时的时序图；图11是一个局部剖视图，用于说明本发明的另一个实施例的半导体集成电路器件的制造方法；图12是在图11所示之后的制造步骤的半导体集成电路器件的局部剖视图；图13的示意图用于说明根据本发明的另一个实施例，用于制造半导体集成电路器件的CVD设备的组成；图14的示意图用于说明如图13所示的CVD设备的晶片保持架和放置在晶片保持架上的半导体衬底的组织结构；图15是一个时序图，用于说明在根据本发明的另一个实施例的半导体集成电路器件的制造步骤中，在淀积多晶硅膜时淀积室中的压强变化；图16是一个时序图，用于说明在根据本发明的另一个实施例的半导体集成电路器件的制造步骤中，在淀积多晶硅膜时淀积室中的温度变化。
具体实施例方式
下面基于附图具体描述本发明的各实施例(在用于说明下述实施例的所有附图中，具有类似功能的部件用类似的附图标记表示，并省略了重复的说明)。
(实施例1)
下面按照图1到图9的顺序描述根据本实施例1的半导体集成电路器件的制造方法。
如图1所示，对由单晶硅制成的半导体衬底1进行热处理，以在衬底的主表面上形成一个薄至约10nm的氧化硅膜(焊盘氧化物膜，padoxide film)。然后，在用CVD在该氧化硅膜上淀积约120nm厚的氮化硅膜之后，用光致抗蚀剂膜作为掩膜来进行干法蚀刻，从元件隔离区除去氮化硅膜和氧化硅膜。
通过用氮化硅膜作为掩膜进行干法蚀刻，在元件隔离区，在半导体衬底1上形成约350nm深的槽。然后对半导体衬底1进行热处理，在该槽的内壁上形成薄至10nm的氧化硅膜，以除去在槽的内壁上由于蚀刻而形成的损坏层。
用CVD在半导体衬底1上淀积氧化硅膜2之后，对半导体衬底1进行热处理，以使氧化硅膜2致密化，以改善氧化硅膜2的质量。然后，用所述氮化硅膜作为停止层(stopper)，对氧化硅膜2用化学机械抛光(CMP)方法进行抛光，在所述槽内将其留下，从而形成具有平坦化的表面的元件隔离槽3。
然后用热磷酸进行湿法蚀刻，将半导体衬底1的有效区(activeregion)上留下的氮化硅膜除去，接下来向有效区中注入具有p型导电性能的杂质离子(例如B(硼))，形成p阱4。然后对半导体衬底1进行热处理以在p阱4的表面上形成干净的栅极氧化物膜(绝缘膜)5如图2所示，用CVD(化学成膜方法)淀积添加了具有n型导电性能的杂质例如PH3的多晶硅膜6。该多晶硅膜6的淀积可以利用例如如图3所示的批处理系统低压CVD设备(第一成膜设备)进行。该低压CVD设备在其淀积室DC中有一个用于在上面保持半导体衬底1的晶片保持架WH。通过管道TU1向淀积室DC中馈送SiH4气体。利用所述SiH4气体的热分解，能够形成所述多晶硅膜6。通过从管道TU2和TU3向淀积室DC中馈送PH3气体，可以将PH3加到所述多晶硅膜6中。被引入到淀积室DC中的SiH4和PH3气体可以从排气口EX排出。图中的符号，也就是UU，U，CU，CL，L和LL，是被保持在淀积室DC中的半导体衬底1的高度指标。
在本实施例1中，根据图4所示的时序图形成多晶硅膜6。在该附图中，符号“T”表示在开始成膜之前加热淀积室DC内部所需的时间，其可以由淀积室的容积所确定。符号“A”表示在将半导体衬底1插入淀积室DC之后，在大气压下加热淀积室内部所需的时间。符号“B”表示在将淀积室DC内部的压强降低到真空或者不高于大气压时的加热步骤所需的时间。A和B的和等于T。
不可避免地，多晶硅膜6不仅会形成在半导体衬底1上，而且会形成在淀积室的内部和淀积室DC中的管道TU1、TU2和TU3上，如图3所示。该CVD设备重复用于形成所述多晶硅膜6。当将新的半导体衬底1插入淀积室DC时，多晶硅膜6已经形成在淀积室DC的各个地方。当在这样的状态下长时间加热淀积室DC同时将淀积室DC中的压强保持在真空或者不大于大气压时，包含在已经形成在淀积室DC的各个地方的多晶硅膜6中的PH3会从多晶硅膜6扩散开来。产生的PH3然后会被引入到在半导体衬底1上形成的栅极氧化物膜5中，从而很可能使栅极氧化物膜5的绝缘性能恶化。发明人进行的测试表明，通过在满足下述条件下进行加热步骤，可以抑制形成在淀积室DC中各处的多晶硅膜6中所包含的PH3的扩散0.1×B≤A≤13×B。使用装备有容积为56升的淀积室DC的CVD设备，发明人进行了另外一个测试将A和B规定为满足上述条件，也就是分别为约45分钟和15分钟，将半导体衬底1的主表面划分为296个区，研究划分的每一个区中的栅极绝缘膜5的绝缘性能的退化情况。简要地说，将一个电压Vg加在这样分出来的每一个区的栅极绝缘膜5上，测量在其中流动的电流Ig。当淀积室DC的容积为56升时，所述时间T被确定为约60分钟。结果，当半导体衬底1被保持在UU的高度(见图3)时，在296个区中，仅在3个区中检测到了绝缘性能的恶化，如图5(a)所示。当半导体衬底1被保持在CL的高度(见图3)时，在296个区中，仅在8个区中检测到了绝缘性能的恶化，如图5(b)所示。在图5中，符号“A”或“D”表示检测到了绝缘性能的恶化的区，符号“/”表示没有检测到绝缘性能的恶化的区。换句话说，通过在加热淀积室DC时，相对于在大气压下加热淀积室DC所需的时间A，使在真空或者不大于大气压的压强下加热淀积室DC内部所需的时间B最小化，然后形成多晶硅膜6，可以有效地防止栅极氧化物膜5的绝缘性能的恶化，并且不受半导体衬底1在淀积室DC中被保持的高度的影响。
另一方面，如果省略了在大气压下在淀积室DC中进行的加热步骤，也就是如果T＝B，则一旦由B所限定的加热步骤开始，PH3就从在淀积室DC中各处形成的多晶硅膜6扩散开来。从而，PH3被引入到在半导体衬底1上形成的栅极氧化物膜5中，使栅极氧化物膜5的绝缘性能退化。在这样的条件下，发明人进行了与结合图5描述的测试类似的测试。结果，当半导体衬底1被保持在UU的高度(见图3)时，在296个区中，在162个区中检测到了绝缘性能的恶化，如图7(a)所示。当半导体衬底1被保持在CL的高度(见图3)时，在296个区中，在140个区中检测到了绝缘性能的恶化，如图7(b)所示。在图7中，符号“A”、“C”或“D”表示检测到了绝缘性能的恶化的区，符号“/”表示没有检测到绝缘性能的恶化的区。结合图5所示的测试结果考虑这些测试结果，可以确认，通过在将半导体衬底1插入淀积室DC之后在大气压下加热淀积室DC的内部，可以有效地防止PH3从形成在淀积室DC中各处的多晶硅膜6扩散开来。这使得可以有效地防止栅极氧化物膜5的绝缘性能退化。
如图8所示，用光刻法形成图案的光致抗蚀剂膜(未图示)被用作掩膜，对多晶硅膜6进行干法蚀刻，以形成栅极6N。
在除去所述光致抗蚀剂膜之后，用CVD在半导体衬底1上淀积一个氧化硅膜。利用反应离子蚀刻(RIE)对该氧化硅膜进行各向异性蚀刻，从而在栅极6N的侧壁上形成侧壁隔离层7。注入具有n型导电性能的杂质(比如P)，以在p阱4中，在栅极6N的两侧形成构成n沟道MISFET的源极和漏极的n型半导体区8。或者，可以在形成侧壁隔离层7之前形成轻掺杂的n型半导体区，在形成侧壁隔离层7之后形成重掺杂n型半导体区。通过前述步骤，可以制造出n沟道MISFET。
在清洗半导体衬底1的表面之后，例如通过溅射在半导体衬底1上淀积Co(钴)膜(未图示)。然后将半导体衬底1热处理到约600摄氏度，以在Co膜和每一个n型半导体区8和栅极6N之间的界面上产生硅化反应(silicidation reaction)，以形成CoSi2层10。由于形成了该CoSi2层10，可以防止出现合金峰(合金钉，alloy spike)；不然，合金峰会在半导体衬底1和在后面描述的步骤中形成在n型半导体区8上的互连之间形成。
在用蚀刻方法除去没有反应的Co膜之后，在约700到800摄氏度进行热处理，以降低CoSi2层10的电阻。这样可以降低所述互连和所述n型半导体区8之间的接触电阻。
如图9所示，在所述n沟道型MISFET Qn上形成一个中间层绝缘膜11，接下来用光致抗蚀剂膜作为掩膜来对该中间层绝缘膜11进行干法蚀刻，从而在n型半导体区8上形成一个通孔12。然后，在该中间层绝缘膜11上形成互连14，从而制造出本实施例1的半导体集成电路器件。例如通过用CVD法淀积氧化硅膜来形成所述中间层绝缘膜11。所述互连14例如按照如下方法形成通过溅射在所述中间层绝缘膜11上淀积金属膜比如W或者Al合金，然后用光致抗蚀剂膜作为掩膜进行干法蚀刻以对所述金属膜构图。通过多次重复上述形成中间层绝缘膜11、通孔12和互连14的步骤，可以形成多层互连。
(实施例2)在根据本实施例2的半导体集成电路器件的制造方法中，根据与在实施例1中结合图4所描述的时序图不同的时序图形成多晶硅膜6(见图2)。
直到参照图1所描述的步骤，本实施例2的集成电路器件的制造方法都类似于实施例1。然后，将半导体衬底1插入如图3所示的CVD设备的淀积室DC中。根据图10的时序图形成多晶硅膜6。在本实施例2中，在将半导体衬底1插入淀积室DC中之后，立刻将淀积室DC中的压强降到真空或者不大于大气压，并在淀积室DC中进行热处理。在开始形成多晶硅膜6之前对淀积室DC内部进行加热所需的时间T类似于实施例1，但是在由符号T所限定的加热步骤中，进行了薄的无掺杂多晶硅膜6的淀积。利用该无掺杂的多晶硅膜6，栅极氧化物膜5被覆盖，从而，即使在将淀积室DC中的压强降为真空或者不大于大气压的同时对淀积室DC的内部的加热导致PH3从已经形成在淀积室DC中各处的多晶硅膜6扩散开来，所述无掺杂的多晶硅膜6也保护了栅极氧化物膜5，可以防止PH3进入栅极氧化物膜5。在此实施例2中，通过在形成这样的无掺杂多晶硅膜6之后进行T所限定的加热步骤，可以淀积形成想要的添加有PH3的多晶硅膜6。
然后，通过实施与实施例1中结合图8和图9所述类似的步骤，可以制造出根据本实施例2的半导体集成电路器件。
(实施例3)下面结合图11和图12描述根据本实施例3的半导体集成电路器件的制造方法。
直到参照图1所描述的步骤，本实施例3的集成电路器件的制造方法都类似于实施例1。然后，如图11所示，利用一个不同于在实施例1中结合图3所描述的CVD设备的成膜设备(第二成膜设备)，在半导体衬底1上淀积一个薄的本征多晶硅膜6A。通过该淀积操作，栅极氧化物膜5被本征多晶硅膜6A所覆盖。具体地说，在以后用实施例1中结合图3描述的CVD设备淀积新的添加有PH3的多晶硅膜6时，即使PH3从已经形成在淀积室DC中各处的多晶硅膜扩散开来时，所述本征多晶硅膜6也保护了栅极氧化物膜5，防止其绝缘性能恶化。
如图12所示，利用CVD法在本征多晶硅膜6上淀积另一个多晶硅膜6，接下来的步骤类似于实施例1中结合图8和图9所描述的步骤，从而制造出本实施例3的半导体集成电路器件。
(实施例4)在本实施例4中，对实施例1进行更为详细的补充说明。
图13图解了在实施例1中结合图3描述的低压CVD设备的更为详细的结构。
如图13所示，晶片保持架可以在淀积室DC和设置在淀积室DC下方的转移室TA之间垂直移动。在将预定数量的半导体衬底1放置到转移室TA中的晶片保持架WH上之后，将晶片保持架WH升入淀积室DC中。半导体衬底1上的多晶硅膜6(半导体膜，见图2)的形成完成之后，晶片保持架WH再次下降到转移室TA中。这样，本实施例的低压CVD设备具有一个垂直淀积室DC。
在转移室TA中，形成有一个盒架CT，用于在其中放置晶片盒。在晶片盒CA中，可以存储多个半导体衬底1。在本实施例中，转移室TA内部的温度是室温(约20摄氏度)。
在转移室TA中，半导体衬底1在晶片保持架WH上的放置，以及已经在上面形成了多晶硅膜6的半导体衬底1从晶片保持架的弹出，均由一个自动搬动设备进行。该自动搬运设备具有多个搬运臂ARM，用于将半导体衬底1的背面吸附到搬运臂上而搬运半导体衬底1。通过垂直、水平和旋转运动，自动搬运设备将多个半导体衬底1从晶片盒CA中同时取出，并放置到晶片保持架WH上。当预定数量的半导体衬底1(当半导体衬底1的直径约为150mm(约6英寸)时约为150个衬底)被放置到晶片保持架WH上时，晶片保持架WH上升到淀积室DC，在每一个半导体衬底1上形成多晶硅膜6。当多晶硅膜6的形成完成时，晶片保持架WH下降到转移室TA，自动搬运设备CR从晶片保持架WH取出半导体衬底1，将其存储到晶片盒CA中。
该淀积室DC在外部具有用于加热淀积室DC的加热器H1、H2、H3和H4。这些加热器H1、H2、H3和H4的加热使得能够将淀积室DC内部的温度恒定地保持在500到600摄氏度。
这些加热器H1、H2、H3和H4可以被设置在各自的温度，从而对于淀积室DC的加热，可以形成一个温度梯度。当从淀积室DC的下部引入成膜气体也就是SiH4和PH3气体时，这样设置加热器的温度，使得从安装在淀积室相对较低部位的加热器H4向安装在淀积室DC的相对较高的部位的加热器H1，加热温度变高。从淀积室DC引入的成膜气体在被热分解的同时上升。这样，随着成膜气体向上向淀积室DC的上部运行，其热分解步伐变慢。换句话说，变得难以在半导体衬底1上淀积多晶硅膜6。如上所述，通过形成温度梯度而使得加热温度从加热器4向加热器1变高，即使在淀积室DC的上部，也能促进成膜气体的热分解。由于可以分别设置加热器H1、H2、H3和H4的温度，淀积室当然也可以用被设置在几乎相同的温度的加热器加热。
在本实施例4中，四个加热器H1、H2、H3和H4被设置在淀积室DC的外部。也可以使用一个或者除了四个之外的多个加热器，只要能够实现类似于四个H1、H2、H3和H4的加热效果就行。可以设置多个尺寸不同的加热器。
图14的示意解了在晶片保持架WH上放置半导体衬底1的方法。在图14中，省略了在实践中在上面形成本实施例的半导体集成电路器件的半导体衬底1(它将作为一个产品)的图解。
在本实施例中，在晶片保持架WH中放置直径约为150mm(6英寸)的半导体衬底1约150个。其中，放置在晶片保持架WH底部的20个和放置在顶部的5个是假晶片DW，用于在成膜过程中净化(校正，rectify)淀积室DC中的成膜气体。在上部和底部假晶片DW之间，按合适的距离放置几个监测晶片MW(例如5个晶片)。这些监测晶片MW的插入是为了测量掺杂到多晶硅膜6中的PH3的浓度，以及测量淀积的多晶硅膜6的厚度。这些假晶片DW和监测晶片MW与要在上面实际形成本实施例的半导体集成电路器件的半导体衬底1分开准备。
图15图解了在示于实施例1的图4和图6的时序图中，直到开始形成多晶硅膜6之前，淀积室DC中的压强变化。图16图解了直到开始形成多晶硅膜6之前，随着时间的流逝，半导体衬底1的温度变化。示于图15的压强变化和示于图16的温度变化分别开始于晶片保持架WH向淀积室DC中的插入完成时。在示于实施例1的图6的时序图中，晶片保持架WH向淀积室DC的插入一完成，淀积室DC中的压强降低就开始了。尽管希望晶片保持架WH一插入淀积室DC就开始降压，但是在实践中，在多数情况下，降压的开始有一些时滞(例如几秒钟)。图15图解了考虑到该时滞的压强变化。在本实施例中，用于加热淀积室DC的加热器H1、H2、H3和H4都被设置在类似的温度，对于淀积室DC的加热，没有形成温度梯度。
图15图示了直到淀积室中的压强下降开始，加热淀积室DC所花费的时间。在该曲线图中，符号A表示本实施例的成膜单元中的时序图(对应于实施例1中的图4)的时间，符号A1表示用于与本实施例进行对比的成膜设备中的时序图(对应于实施例1中的图6)的时间。
示于图16的半导体衬底1的温度是放置在晶片保持架WH中的半导体衬底1中，放置在晶片保持架WH最下部的半导体衬底1(第一个半导体衬底)的温度。由于在将晶片保持架WH插入淀积室DC时，晶片保持架WH的上部首先开始插入，并且淀积室DC内部的温度被持续地从约500摄氏度加热到600摄氏度，在晶片保持架WH插入淀积室DC时，放置在较上部的半导体衬底1被加热。当晶片保持架WH向淀积室DC的插入完成时，存在一个温差在顶部和最下部的半导体衬底1，例如，分别在约300摄氏度和约200摄氏度。通过加热器H1、H2、H3和H4的加热，即使在顶部的半导体衬底达到了允许成膜的温度，最下部不会总是达到允许成膜的温度。换句话说，通过确认最下部的半导体衬底1是否达到允许成膜的温度，可以判断是否放置在晶片保持架WH中的所有半导体衬底1都达到了允许成膜的温度。如果对于加热器H1、H2、H3和H4的加热形成了温度梯度，从而使得不是在最下部的半导体衬底1最后达到允许成膜的温度，则只需要监测不在最下部的该半导体衬底1的温度变化。
如图15所示，在根据本实施例的成膜装置中，在半导体衬底1向淀积室DC的插入完成之后，并且在将半导体衬底1加热到开始成膜的温度(第一温度，例如约500摄氏度)的至少约90％之后，开始淀积室DC中的降压。在本实施例中，“温度的至少约90％”是按照摄氏温度计算。淀积室DC中的温度被恒定地加热到约500到600摄氏度。这意味着，半导体衬底1可以被保持在一个允许成膜的温度，从而，当温度达到一个允许成膜的温度时，半导体衬底1的温度变化停止，温度稳定下来。直到降压开始之前，淀积室DC中的温度都被保持在大气压(第一压强)。换句话说，淀积室DC被保持在至少等于进行成膜的压强(第三压强)的压强(第一压强)。
在晶片保持架WH插入淀积室DC之后，直到开始淀积室DC中的降压之前的时间，被表示为“A”。当淀积室DC中的压强变为允许成膜的压强时，淀积室DC中的降压停止，淀积室DC被保持在该压强。换句话说，在将淀积室DC的压强降低到不大于成膜的压强(第三压强)的压强(第二压强)之后，送入用于在淀积室DC中成膜的成膜气体，并在该成膜压强下进行成膜。
在与本实施例对比的成膜装置的情况下，尽管在晶片保持架WH被插入淀积室DC之后直到在淀积室DC中开始降压之前存在一段间隔时间A1，淀积室DC中的降压过程仍然是在晶片保持架WH一插入淀积室DC之后就开始了。换句话说，在半导体衬底1的温度达到允许成膜的温度之前，就开始了淀积室DC中的降压过程。因此，与本实施例的成膜装置相比，半导体衬底1是在淀积室DC中在接近于真空的压强下被加热。这使得与本实施例的成膜装置相比，难以升高半导体衬底1的温度(见图16)。与本实施例的成膜装置一样，当淀积室DC中的压强变为允许成膜的压强时，淀积室DC中的降压过程停止，淀积室DC内部被保持在该压强下。
无论是在本实施例的成膜装置中，还是在与之对比的成膜装置中，淀积室DC中的降压过程都在足够短的时间内进行，以不在淀积室中产生外来物质。这是因为，当在降压过程中进行另一个处理时，有外来物质进入淀积室DC的危险，如果外来物质进入了淀积室DC，则会降低这样形成的多晶硅膜的质量。
上面基于本发明的一些实施例描述了发明人作出的发明。但是应当理解，本发明不限于这些实施例。不用说，在不超出本发明的范围的前提下，可以对本发明进行修改。
例如，在上述实施例中，PH3被添加到多晶硅膜中，但是也可以用AsH3取代。
在上述实施例中，形成的是n沟道MISFET，但是本发明的半导体集成电路器件制造方法也可以用于形成p沟道MISFET。在这种情况下，向作为栅极的多晶硅膜中添加B2H6或类似物质。
多晶硅膜的上述形成方法不仅可以应用于作为栅极材料的多晶硅膜的形成，而且可以应用于作为DRAM的电容器的下电极的多晶硅膜的形成。
工业实用性本发明可以应用于半导体集成电路器件包括MISFET和DRAM(动态随机存取存储器)的制造步骤，也可以应用于微机械的制造步骤。
权利要求
1.一种半导体集成电路器件制造方法，包括下述步骤(a)在半导体衬底上形成一层绝缘膜；(b)在步骤(a)之后，将该半导体衬底插入第一成膜设备的淀积室中；(c)加热该淀积室的内部；以及(d)在步骤(c)之后，用化学成膜方法在所述绝缘膜上形成添加了导电性杂质的硅膜，上述步骤(c)包括下述子步骤(c1)在将淀积室内部保持在大气压的同时加热淀积室的内部；以及(c2)在子步骤(c1)之后，在将淀积室的内部的压强调节到真空或者不大于大气压的同时加热淀积室的内部；其中，子步骤(c1)比子步骤(c2)需要更多的时间。
2.一种半导体集成电路器件制造方法，包括下述步骤(a)在半导体衬底上形成一层绝缘膜；(b)在步骤(a)之后，将该半导体衬底插入第一成膜设备的淀积室中；(c)加热淀积室的内部；以及(d)在步骤(c)之后，用化学成膜方法在所述绝缘膜上形成添加了导电性杂质的硅膜，上述步骤(c)包括下述子步骤(c1)在将淀积室内部保持在大气压的同时加热淀积室的内部；以及(c2)在子步骤(c1)之后，在将淀积室的内部的压强调节到真空或者不大于大气压的同时加热淀积室的内部；其中，子步骤(c1)所需的时间大于或等于子步骤(c2)所需要的时间的0.1倍但是不大于其13倍。
3.一种半导体集成电路器件制造方法，包括下述步骤(a)在半导体衬底上形成一层绝缘膜；(b)在步骤(a)之后，将该半导体衬底插入第一成膜设备的淀积室中；(c)将淀积室中的压强调节到真空或者不大于大气压；(d)在步骤(c)之后，用化学成膜方法在所述绝缘膜上形成没有导电性杂质的硅膜；(e)在步骤(d)之后，在将该淀积室内部的压强调节到真空或者不大于大气压的同时加热淀积室的内部；以及(f)在步骤(e)之后，通过化学成膜方法在所述硅膜上形成添加了导电杂质的硅膜，其中，所述步骤(c)所需的时间比所述步骤(e)所需的时间短。
4.一种半导体集成电路器件制造方法，包括下述步骤(a)在半导体衬底上形成一层绝缘膜；(b)在步骤(a)之后，用第二成膜设备，用化学成膜方法在所述绝缘膜上形成没有导电性杂质的硅膜；以及(c)在步骤(b)之后，用第一成膜设备，通过化学成膜手段在所述硅膜上形成添加了导电杂质的硅膜。
5.一种半导体集成电路器件制造方法，包括下述步骤(a)在半导体衬底上形成一层绝缘膜；(b)在步骤(a)之后，将该半导体衬底插入第一成膜设备的淀积室中；(c)在将淀积室中的压强保持在大气压的同时加热所述半导体衬底；(d)在步骤(c)之后，在加热所述半导体衬底的同时将所述淀积室中的压强降低到真空或者不大于大气压；以及(e)在将淀积室中的压强保持在真空或者不大于大气压的同时，通过化学成膜方法在所述绝缘膜上形成添加了导电杂质的半导体膜，其中，在所述步骤(c)中，在形成所述半导体膜时，进行加热，以使半导体衬底的温度上升到半导体衬底的第一温度，或者，进行加热以使半导体衬底的温度接近所述第一温度。
6.一种半导体集成电路器件制造方法，包括下述步骤(a)在半导体衬底上形成一层绝缘膜；(b)在步骤(a)之后，将该半导体衬底插入第一成膜设备的淀积室中；(c)在将淀积室中的压强保持在大气压的同时加热所述半导体衬底；(d)在步骤(c)之后，在加热所述半导体衬底的同时将所述淀积室中的压强降低到真空或者不大于大气压；(e)在将淀积室中的压强保持在真空或者不大于大气压的同时，通过化学成膜方法在所述绝缘膜上形成添加了导电杂质的半导体膜，其中，多个半导体衬底被放置在所述淀积室中，所述淀积室是一个竖直淀积室，其中在竖直方向放置所述多个半导体衬底，并且，在所述步骤(c)中，在形成所述半导体膜时，进行加热，以使半导体衬底的温度上升到半导体衬底的第一温度，或者，进行加热以使半导体衬底的温度接近所述第一温度。
7.如权利要求6所述的半导体集成电路器件制造方法，其特征在于，在形成所述半导体膜时，将放置在淀积室中的多个半导体衬底中具有最低温度的第一个半导体衬底加热到半导体衬底的所述第一温度，或者将该第一个半导体衬底加热到接近所述第一温度的温度。
8.一种半导体集成电路器件制造方法，包括下述步骤(a)在半导体衬底上形成一层绝缘膜；(b)在步骤(a)之后，将该半导体衬底插入第一成膜设备的淀积室；(c)在将该淀积室中的压强保持在第一压强的同时将该半导体衬底加热到第一温度；(d)在步骤(c)之后，在加热该半导体衬底的同时将该淀积室中的压强降低到不大于第二压强；以及(e)在将淀积室内部的压强保持在真空或者不大于大气压的第三压强的同时，通过化学成膜方法在被加热到第一温度的半导体衬底的所述绝缘膜上形成添加了导电杂质的硅膜；其中，在所述步骤(d)，降低所述压强，使得所述第二压强低于所述第三压强，并且，其中，在所述步骤(c)，所述第一压强高于所述第三压强。
9.一种半导体集成电路器件制造方法，包括下述步骤(a)在半导体衬底上形成一层绝缘膜；(b)在步骤(a)之后，将该半导体衬底插入第一成膜设备的淀积室中；(c)在将该淀积室中的压强保持在第一压强的同时加热该半导体衬底；(d)在步骤(c)之后，在加热该半导体衬底的同时将该淀积室中的压强降低到不大于第二压强；以及(e)在将淀积室中的压强保持在真空或者不大于大气压的第三压强的同时，用化学成膜方法在所述绝缘膜上形成添加了导电杂质的硅膜；其中，在所述步骤(d)，使压强降低，以使所述第二压强低于所述第三压强，并且，其中，在所述步骤(c)中，在将所述第一压强保持为高于第三压强的同时，加热所述半导体衬底而使其温度接近所述第一温度。
10.如权利要求9所述的半导体集成电路器件制造方法，其特征在于，所述步骤(c)所需的时间比所述步骤(d)所需的时间长。
11.如权利要求9所述的半导体集成电路器件制造方法，其特征在于，所述步骤(c)所需的时间等于或大于所述步骤(d)所需的时间的0.1倍但不大于其13倍。
12.如权利要求9所述的半导体集成电路器件制造方法，其特征在于，多个半导体衬底被放置在所述淀积室中，所述淀积室是一个竖直淀积室，其中在竖直方向放置所述多个半导体衬底，并且，在所述步骤(c)中，在形成所述半导体膜时，将放置在淀积室中的多个半导体衬底中具有最低温度的第一个半导体衬底加热到半导体衬底的所述第一温度，或者将该第一个半导体衬底加热到接近所述第一温度的温度。
13.如权利要求9所述的半导体集成电路器件制造方法，其特征在于，所述第一压强是大气压。
全文摘要
本申请涉及半导体集成电路器件的制造方法。在用低压CVD设备形成掺杂硅膜时，用下述方式抑制来自另一个类似的硅膜的杂质的扩散(所述另一个类似的硅膜已经形成在淀积室的内壁上)在上面形成有栅极氧化物膜(绝缘膜)的半导体衬底被插入CVD设备(第一成膜设备)的淀积室中之后，加热淀积室的内部，同时，相对于在大气压下加热淀积室内部所需的时间A，使随后在被调节到真空或者不大于大气压的压强下在淀积室中进行的加热所需的时间B最小化。然后开始形成掺杂的硅膜。此时，控制A和B之间的关系，使之满足下述关系0.1×B≤A≤13×B。
文档编号C23C16/44GK1613142SQ03802018
公开日2005年5月4日 申请日期2003年1月8日 优先权日2002年1月9日
发明者菊地洋明, 泽田敏昭, 山本裕彦 申请人:株式会社瑞萨科技, 瑞萨北日本半导体公司, 日立超大规模集成电路系统株式会社