专利名称：一种镧基高介电常数薄膜的制备方法
技术领域：
本发明属于半导体集成电路技术领域，具体涉及一种镧基高介电常数薄膜的制备 方法。
背景技术：
随着金属-氧化物-半导体场效应晶体管(MOSFETs)特征尺寸的不断缩小，绝缘 栅介质层也按照等比例缩小的原则变得越来越薄，当栅介质层薄到一定程度后，其可靠性 问题，尤其是与时间相关的击穿及栅电极中的杂质向衬底的扩散等问题，将严重影响器件 的性能、稳定性和可靠性。现在，在CMOS集成电路工艺中广泛采用高介电常数(高k)栅介 质来代替SiOJt为栅介质材料，从而能够在保持等效氧化层厚度(EOT)不变的条件下增加 栅介质层的物理厚度，有效减小栅极泄漏电流。目前，在制备高介电常数材料薄膜的技术中，原子层淀积(ALD)是公认最优异的制 备方法。原子层淀积是一种在经过表面活性处理的衬底上利用表面饱和反应，对温度和反 应物通量不太敏感的淀积方法，采用原子层淀积工艺制备薄膜的流程如图1所示。在原子 层淀积过程中，新一层原子膜的化学反应是直接与前一层相关联的，这种方式使每次反应 只淀积一层原子，通过控制反应周期的数量就可以精准控制薄膜的厚度。相对于传统的淀 积工艺而言，原子层淀积方法在薄膜的均勻性、阶梯覆盖率以及厚度控制等方面都具有明 显的优势。氧化镧(La2O3)作为一种备选的高k栅介质材料，它具有高的介电常数(相对介电 常数约为30)、稳定的化学性质以及足够的能带差等优点。但是，采用水作为原子层淀积氧 化反应前躯体来生长La2O3不易进行，寻找合适的原子层淀积反应前躯体和设计合适的原 子层淀积工艺成为制备高质量的镧基高介电常数薄膜的关键。
发明内容
本发明的目的在于提出一种采用合适的原子层淀积反应前躯体和合适的原子层 淀积工艺，制备镧基高介电常数薄膜方法，以得到高质量的镧基高介电常数薄膜。本发明提出的镧基高介电常数薄膜的制备方法，是采用双氧水作为氧化反应前躯 体的原子层淀积氧化镧薄膜的方法，具体步骤为
将清洗后的半导体衬底装入原子层淀积反应腔； 将原子层淀积反应腔内的温度升至300-450°C ； 将原子层淀积反应腔内的压强升至0. 5-5torr ；
进行多个周期的原子层淀积氧化镧薄膜工艺，形成所需厚度的氧化镧薄膜。进一步地，所述的半导体衬底为SLGhGexSi1YGaAs等半导体材料。所述的原子 层淀积氧化镧薄膜工艺的一个周期包括
将加热固态反应前躯体La (thd) 3挥发出的气体以脉冲形式引入原子层淀积反应腔，脉 冲时间为2-10秒；将非活性气体以脉冲形式引入原子层淀积反应腔，清除原子层淀积反应腔中未反应的 金属有机前驱体和副产物，脉冲时间为2-30秒；
将双氧水蒸气以脉冲形式引入原子层淀积反应腔，脉冲时间为2-10秒； 将非活性气体以脉冲形式引入原子层淀积反应腔，清除原子层淀积反应腔中未反应的 双氧水蒸气和副产物，脉冲时间为2-30秒。更进一步地，所述的非活性气体为氮气、氩气或者为氦气。纯氧化镧具有热稳定性差、易吸水性等缺点，不能满足集成电路栅介质的使用需 求，因此本发明还提出了一种镧基高介电常数混合薄膜的制备的方法，来实现基于镧基栅 介质薄膜器件的特性优化，所述的镧基高介电常数混合薄膜的制备的方法，就是在上述原 子层淀积形成氧化镧薄膜后，继续进行多个周期的原子层淀积高介电常数材料薄膜工艺， 形成所需厚度的高介电常数材料薄膜。具体来说就是
将清洗后的半导体衬底装入原子层淀积反应腔； 将原子层淀积反应腔加热至工艺所需温度； 将原子层淀积反应腔升至工艺所需压强；
进行多个周期的原子层淀积氧化镧薄膜工艺，形成所需厚度的氧化镧薄膜； (上述步骤的工艺条件同上)
然后，继续进行多个周期的原子层淀积高介电常数材料薄膜工艺，形成所需厚度的高 介电常数材料薄膜。这里，所述进行多个周期的原子层淀积高介电常数材料薄膜工艺，其步骤和条件， 与进行多个周期的原子层淀积氧化镧薄膜工艺相同。不过，这里的固态反应前躯体为所述 高介电常数材料的前躯体。进一步地，所述的高介电常数材料为Τει205、Pr2O3> TiO2, HfO2, Al2O3或^O2等高 k 栅介质材料。其反应前驱体分别为Ta(OEt)5、ft· (tmhd)3、TiCl4、Hf (OEt)4、Al (CH)3> Zr (thd) 4。本发明采用原子层淀积工艺，以双氧水作为原子层淀积工艺所需的氧化反应前躯 体，有效克服了传统的以水作为氧化反应前躯体氧化能力弱而导致反应不易进行的缺陷， 可以制备高质量的镧基高介电常数薄膜，并且易于采用混合薄膜生长技术来优化调节薄膜 特性，从而克服纯二元氧化镧薄膜在热稳定性以及易吸水性上的不足。
图1为采用原子层淀积技术制备薄膜的流程图。图2为采用本发明技术在衬底上制备的氧化镧薄膜结构。图3为采用本发明技术在衬底上制备的镧基混合薄膜结构。图4为基于原子层淀积工艺制备的Al2O3Zla2O3栅介质的C-V特性曲线。图5-图7为采用本发明技术的1T-1R结构的镧基阻变存储器件的实施例的制备 工艺流程图。
具体实施例方式下面将参照附图对本发明的示例性实施方式作详细说明。在图中，为了方便说明，放大或缩小了层和区域的厚度，所示大小并不代表实际尺寸。尽管这些图并不能完全准确 的反映出器件的实际尺寸，但是它们还是完整的反映了区域和组成结构之间的相互位置， 特别是组成结构之间的上下和相邻关系。采用原子层淀积工艺生长氧化镧薄膜时，首先，将清洗后的衬底材料201放入原 子层淀积反应腔中，衬底材料比如选择硅材料。然后将原子层淀积反应腔内的温度升至 300°C、压强升至约ltorr，并在整个原子层淀积工艺中保持该温度与压强。接下来，以La (thd) 3作为镧(La)的前躯体，双氧水( )作为氧(0)的前躯体，在 硅衬底201的表面进行2-5个周期的原子层淀积氧化镧工艺，形成氧化镧薄膜202，如图2 所示。形成氧化镧薄膜202时，原子层淀积氧化镧薄膜工艺的一个周期包括
1.将加热固态反应前躯体La(thd)3挥发出的气体以脉冲形式引入到原子层淀积反应 腔中，脉冲时间为2秒。2.将氦气以脉冲形式引入原子层淀积反应腔，清除原子层淀积反应腔中未反应的 金属有机前驱体和副产物，脉冲时间为5秒。3.将双氧水蒸气以脉冲引入到原子层淀积反应室中，脉冲时间为2秒。4.将氦气以脉冲形式引入原子层淀积反应腔，清除原子层淀积反应腔中未反应的 双氧水蒸气和副产物，脉冲时间为5秒。通过控制原子层淀积氧化镧工艺的周期数，可以精确控制氧化镧薄膜的厚度。为实现基于镧基栅介质器件的特性优化，并克服纯二元氧化镧薄膜在热稳定性以 及易吸水性上的不足，还可以采用原子层淀积技术来制备性能可调的镧基混合薄膜，比如， 在氧化镧薄膜202生长结束后，继续采用原子层淀积工艺在氧化镧薄膜202上生长一层三 氧化二铝(Al2O3)薄膜203，如图3所示。其中，原子层淀积三氧化二铝薄膜的一个周期包 括
1.将加热液态反应前躯体三甲基铝(Al (CH3)3)挥发出的气体以脉冲形式引入到原子 层淀积反应腔中，脉冲时间为2秒。2.将氦气以脉冲形式引入原子层淀积反应腔，清除原子层淀积反应腔中未反应的 金属有机前驱体和副产物，脉冲时间为3秒。3.将双氧水蒸气以脉冲引入到原子层淀积反应室中，脉冲时间为2秒。4.将氦气以脉冲形式引入原子层淀积反应腔，清除原子层淀积反应腔中未反应的 双氧水蒸气和副产物，脉冲时间为3秒。通过调节原子层淀积三氧化二铝薄膜工艺的周期数可以精确控制三氧化二铝薄 膜的厚度。形成三氧化二铝薄膜203后，对样品进行快速退火工艺处理后，然利用光刻、蒸发 工艺形成电极图形，在形成的MOS结构中可以获得优异的C-V特性曲线，如图4所示。本发明所提出的镧基混合薄膜的制备方法可以广泛应用于高k栅介质/ La2O3堆 栈结构的MOS器件中，以下所述的采用本发明技术制备1T-1R结构的性能可调的镧基阻变 存储器件的实施例的工艺过程。首先，以采用本发明技术制备的如图3所示的镧基混合薄膜结构为基底，结合 CMOS硅工艺，首先在三氧化二铝薄膜203上淀积一定金属，比如为掺杂的多晶硅薄膜204，然后掩膜、曝光刻蚀形成器件的栅极结构，再通过离子注入工艺形成器件的源区205和漏 区206，从而形成MOSFET结构，如图5所示。接下来，依次淀积形成隔离层207和掩膜层208，隔离层207比如为二氧化硅，掩膜 层208选择氮化硅。接着掩膜、曝光、刻蚀形成接触孔，然后采用物理气相沉积(PVD)或者 化学气相沉积(CVD)等淀积方法制备一层扩散阻挡层209，扩散阻挡层209优选为Ti/TiN 复合层，然后淀积钨金属层210，并通过化学机械抛光(CMP)方法将所形成的结构平坦化形 成钨塞结构。钨塞结构形成后，继续淀积一层绝缘层211，绝缘层211比如为二氧化硅，然后掩 膜、曝光、刻蚀形成通孔。然后采用物理气相沉积(PVD)或者化学气相沉积(CVD)等淀积方 法制备扩散阻挡层212，扩散阻挡层212选择Ti/TiN复合层。再利用电子束蒸发、物理气相 淀积(PVD)等工艺制备Pt、Pd、Au、Al等金属作为阻变存储器件底电极213，如图6所示。最后，淀积一层绝缘层214，绝缘层214比如为氮化硅，然后掩膜、曝光、刻蚀形成 通孔，再利用原子层淀积工艺形成性能可调的镧基阻变薄膜层215，然后采用电子束蒸发、 物理气相淀积(PVD)等工艺制备TiN、Au、Al等金属作为阻变存储器件的顶电极216，进而 完成1T-1R结构的阻变存储器件的制备，如图7所示。如上所述，在不偏离本发明精神和范围的情况下，还可以构成许多有很大差别的 实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体 实例。
权利要求
1.一种氧化镧薄膜的制备方法，其特征在于具体步骤为 将清洗后的半导体衬底装入原子层淀积反应腔； 将原子层淀积反应腔加热至工艺所需温度300-450°C ； 将原子层淀积反应腔升至工艺所需压强0. 5-5torr ；进行多个周期的原子层淀积氧化镧薄膜工艺，形成所需厚度的氧化镧薄膜。
2.根据权利要求1所述的制备方法，其特征在于，所述的半导体衬底为SLG^GexSih 或 GaAs0
3.根据权利要求1所述的氧化镧薄膜的制备方法，其特征在于，所述的原子层淀积氧 化镧薄膜工艺的一个周期包括将加热固态反应前躯体La (thd) 3挥发出的气体以脉冲形式引入原子层淀积反应腔；所 述挥发的La(thd)3气体的脉冲时间为2-10秒；将非活性气体以脉冲形式引入原子层淀积反应腔，清除原子层淀积反应腔中未反应的 金属有机前驱体和副产物；所述两次非活性气体的脉冲时间均为2-30秒；将双氧水蒸气以脉冲形式引入原子层淀积反应腔；所述双氧水蒸气的脉冲时间为 2-10 秒；将非活性气体以脉冲形式引入原子层淀积反应腔，清除原子层淀积反应腔中未反应的 双氧水蒸气和副产物；所述两次非活性气体的脉冲时间均为2-30秒。
4.根据权利要求3所述的制备方法，其特征在于，所述的非活性气体为氮气、氩气或氦气。
5.一种镧基高介电常数混合薄膜的制备方法，其特征在于具体步骤为 采用如权利要求1一4之一所述制备方法，形成所需厚度的氧化镧薄膜；然后，继续进行多个周期的原子层淀积高介电常数材料薄膜工艺，形成所需厚度的高 介电常数材料薄膜。
6.根据权利要求5所述的镧基高介电常数混合薄膜的制备方法，其特征在于，所述的 高介电常数材料为Ta2O5, Pr2O3、HfO2、Al2O3或&02。
全文摘要
本发明属于半导体集成电路技术领域，具体涉及一种镧基高介电常数薄膜材料及其制备方法。采用原子层淀积工艺，以双氧水作为原子层淀积工艺所需的氧化反应前躯体，有效克服了以水作为氧化反应前躯体氧化能力弱而导致反应不易进行的缺陷，此方法可以制备高质量的镧基高介电常数薄膜，并且易于采用混合薄膜生长技术来优化调节薄膜特性，从而克服纯二元氧化镧薄膜在热稳定性以及易吸水性上的不足。
文档编号C23C16/52GK102094190SQ20101055670
公开日2011年6月15日 申请日期2010年11月24日 优先权日2010年11月24日
发明者孙清清, 张卫, 王鹏飞, 陈琳 申请人:复旦大学