专利名称：车载电子控制装置的制作方法
技术领域：
本发明涉及一种例如用于汽车用发动机的燃料供给控制等的内置微处理器的电子控制装置，尤其涉及一种在改善多个输入输出信号的处理并实现装置小型化的同时，对各种车辆的控制进行改良后实现装置标准化的车载电子控制装置。
现有技术图8表示现有的这种电子控制装置中的典型功能块电路图，用一片印刷基板构成的ECU(发动机控制单元)1以大型LSI(集成电路部件)2为主体，该LSI2通过用数据总线30结合CPU(微处理器)3、非易失性闪存4、RAM存储器5、输入用数据选择器6、A/D转换器7、输出闩锁存储器8构成。
ECU1从通过电源线11和电源开关12由车载电池10供电的电源单元9接收控制电源的供给后进行操作，其执行程序或发动机控制用控制常数等事先存储在非易失性闪存4中。
另一方面，从作为负载或下拉电阻的旁漏电阻14经过构成噪声滤波器的串联电阻15和并联电容16向比较器19提供来自各种传感器开关13的多个ON/OFF输入信号，在该比较器19上连接输入电阻17和正反馈电阻18，当并联电容16的两端电压超过施加到比较器19的负侧端子上的基准电压时，向数据选择器6提供逻辑‘H’信号。
但是，当并联电容16的两端电压降低时，因为加上正反馈电阻18的输入，所以降低到比比较器19的基准电压更低的电压，比较器19的输出恢复为逻辑‘L’。
因此，比较器19具有作为包含滞后功能的电平判定用比较器的功能，多数比较器19的输出通过数据选择器6、数据总线30存储在RAM存储器5中。
另外，数据选择器6例如处理16位的输入，在从CPU3接收芯片选择信号时，输出到数据总线30，输入个数达到数十个，使用多个数据选择器。
另外，来自各种模拟传感器20的多个模拟信号通过构成噪声滤波器的串联电阻21和并联电容22提供给A/D转换器7，从CPU3接收芯片选择信号的A/D转换器的数字输出通过数据总线30存储在RAM存储器5中。
CPU3的控制输出通过数据总线30存储于闩锁存储器8中，通过输出晶体管23驱动外部负荷26，为了对应于多个控制输出个数，使用多个闩锁存储器，对通过CPU3进行芯片选择的闩锁存储器存储控制输出。
另外，24是晶体管23的驱动用基极电阻，25是晶体管23的基极/发射极之间连接的稳定电阻，27是对于外部负荷26的供电用电源继电器。
在如此构成的现有装置中，为了CPU3处理非常多的输入输出，LSE2的规模变大，或为了确保以作为噪声滤波器的并联电容16或22为目的的滤波器常数，必需使用各种容量的电容，难以标准化，同时，为了确保大的滤波器常数，必须使用大型电容，存在ECU1大型化等问题。
作为消减LSI2的输入输出端子来实现其小型化的手段，例如，如特开平7-13912号公报的‘输入输出处理IC’所示，公开了一种使用串行通信功能块来时分多个输入输出信号后提供接收的方法。
但是，在该方式下，各种容量的噪声滤波器是必须的，不适于装置的标准化，另外，为了确保充分的滤波器常数，需要电容的容量也大，存在不适于装置的小型化的问题。
另一方面，使用数字滤波器来作为对于ON/OFF输入信号的噪声滤波器，通过微处理器来控制该滤波器常数的概念是公知的。
例如，在特开平5-119811号公报中所示的‘可编程控制器’中具备滤波器常数变更命令，被采样的外部输入信号的输入逻辑值在多次连续为相同值后，则采用该值并存储于输入图像存储器中，同时，变更采样周期。
在该方式下，其特征在于可自由地变更滤波器常数，但在处理多个输入信号的情况下，微处理器的负担变大，存在作为微处理器本来目的的控制响应性降低的问题。
此外，作为对于ON/OFF信号的数字滤波器，例如，如特开2000-89974号公报中所述的‘数据存储控制电路’所示，设置作为硬件的移位存储器，用与上述同样的概念来进行采样处理。
另外，例如在特开平9-83301号公报所述的‘转换电容器滤波器’中，显示了使用转换电容的数字滤波器来作为对于多信道的模拟输入信号的噪声滤波器。
在该情况下，在处理多个模拟输入信号的情况下，微处理器的负担变大，存在作为微处理器本来目的的控制响应性进一步降低的问题。
此外，在特开平8-305681号公报所述的‘微型计算机’中，公开了多阶段切换电阻/电容的模拟滤波器的电阻来变更滤波器常数。
发明所解决的问题但是，在上述现有装置中，存在以下问题。
即，在现有装置中，如上所述，作为部分小型化、标准化，不能进行统一的正式小型化、标准化的问题。
特别是，在实现微处理器的输入输出电路部分的小型化、标准化上，存在不能避免微处理器的本来控制能力、响应性的降低的问题。
为了解决上述问题，本发明的第一目的是提供一种车载电子控制装置，减轻关于输入输出处理的微处理器的负担，并提高本来的控制能力、响应性，同时，通过小型化输入滤波器部分，来实现控制装置整体的小型化和标准化。
另外，本发明的第二目的是提供一种车载电子控制装置，对应于控制规格不同的各种车辆，通过变更控制程序或控制常数来进行对待，更有效地容易进行硬件的标准化。
解决问题的手段权利要求1的车载电子控制装置包括微处理器，具有从外部工具写入被控制车种对应的控制程序或控制常数等的非易失性存储器和计算处理用的RAM存储器；集成电路，具有连接于该微处理器的数据总线上的直接输入用接口电路和直接输出用接口电路、间接输入用接口电路、包含常数设定寄存器的可变滤波器电路和通信控制电路；和双向串行通信线路，向上述RAM存储器发送通过上述间接输入用接口电路输入的多个外部输入信号，同时，向上述可变滤波器电路的常数设定寄存器发送上述非易性存储器存储的滤波器常数。
另外，权利要求2所述的车载电子控制装置中，上述间接输入用接口电路的一部分是ON/OFF信号用接口电路，通过由对于输入开关构成负荷的低电阻旁漏电阻、高电阻的串联电阻和小容量电容构成的噪声滤波器、和具有滞后功能的电平判定用比较器构成，上述可变滤波器电路由规定周期内采样存储的连续多个电平判定结果全部为正时设定、在连续多个电平判定结果全部为否时复位的输入确定寄存器、和存储上述采样周期或进行设定/复位的逻辑判定个数至少一方的值的常数设定寄存器构成，上述输入确定寄存器的输出被发送给上述RAM存储器，从上述非易失性存储器向上述常数设定寄存器发送上述采样周期或进行设定/复位的逻辑判定个数的至少一方的值。
另外，在权利要求3所述的车载电子控制装置中，上述间接输入用接口电路的一部分是由正负消波二极管和包含小容量电容的噪声滤波器构成的模拟信号用接口电路，上述可变滤波器电路由通过切换开关周期性充放电的转换电容和存储充放电周期值的常数设定寄存器构成，上述转换电容的输出通过A/D转换器进行数字转换，将该数字转换值发送给上述RAM存储器，从上述非易失性存储器向上述常数设定寄存器发送上述充放电周期值。
另外，在权利要求4所述的车载电子控制装置中，将上述微处理器的控制输出的一部分提供给存储通过上述双向串行通信线路发送的控制输出信号的闩锁存储器、和通过连接于该闩锁存储器的输出上的间接输出用接口电路提供给外部负荷。
另外，在权利要求5所述的车载电子控制装置中，供给上述微处理器的数据总线的直接输入和直接输出是要求发动机的点火控制或燃料喷射控制等高速响应的输入输出，通过上述双向串行通信线路与上述微处理器交换的间接输入和间接输出是手动操作信号、温度传感器、水温传感器等的低速、低频操作的输入信号或辅助驱动输出、警报显示输出等低速、低频操作的输出信号。
另外，在权利要求6所述的车载电子控制装置中，上述微处理器通过上述双向串行通信线路向上述集成电路发送连接于滤波器常数发送引导命令的滤波器常数和输入信息发送请求命令，该集成电路在将接收到的滤波器常数存储于上述各常数设定寄存器中的同时，通过上述双向串行通信线路、上述微处理器向上述RAM存储器发送连接于输入信息返送引导命令的间接输入信号信息。
另外，在权利要求7所述的车载电子控制装置中，上述微处理器通过上述双向串行通信线路向上述集成电路发送连接于滤波器常数发送引导命令的滤波器常数和连接于输出信息发送引导命令的间接输出信息或输入信息发送请求命令，该集成电路将接收到的滤波器常数和间接输出信息存储于上述各常数设定寄存器和闩锁存储器中，同时，通过上述双向串行通信线路、上述微处理器向上述RAM存储器发送连接于输入信息返送引导命令的间接输入信号信息。
另外，在权利要求8所述的车载电子控制装置中，上述微处理器通过上述双向串行通信线路向上述集成电路发送连接于特定输入信息发送请求命令的地址信息，该集成电路通过上述双向串行通信线路、上述微处理器向上述RAM存储器发送连接于特定输入信息返送引导命令后指定的地址的间接输入信息。
另外，在权利要求9所述的车载电子控制装置中，上述微处理器通过上述双向串行通信线路向上述集成电路发送连接于特定常数发送引导命令的地址信息和滤波器常数，该集成电路将接收到的滤波器常数存储于指定地址的常数设定寄存器中。
附图的简要说明
图1是表示本发明实施例1的整体功能块电路图。
图2是表示图1中ON/OFF信号用可变滤波器的功能块电路图。
图3是表示图1中模拟信号用可变滤波器的功能块电路图。
图4是表示图1中串行通信帧结构的图。
图5是图1的操作说明用流程图。
图6是表示本发明实施例2的ON/OFF信号用可变滤波器的功能块电路图。
图7是表示本发明实施例3的模拟信号用可变滤波器的功能块电路图。
图8是表示现有的电子控制装置整体的功能块电路图。
发明实施例下面参照附图来说明本发明的一实施例。
实施例1图1是表示本发明实施例1的整体功能块电路图。
图中，100是ECU(车载电子控制装置)，由以第一LSI(第一集成电路)110和第二LSI(第二集成电路)120为主要部件的一片电子基板构成。
101a是连接端子，进行例如控制发动机的点火周期或燃料喷射周期用的曲柄角传感器或自动巡航控制用的车速传感器等较高频度的操作，输入快速进行信号读取所需的ON/OFF操作的高速输入信号IN1-INi。
101b是输入例如以气流传感器或爆击传感器等以较高频率变动的模拟信号的连接端子，在图中，代表性地表示其内的一点的输入。
102是连接端子，输入进行例如检测变速杆位置的选择器开关或空调装置开关等较低频度的操作、信号读取延迟不成为问题的ON/OFF操作的低速输入信号INs1-INsn。
103是一种连接端子，输入进行例如加速装置定位传感器或水温传感器、排气的氧浓度传感器等较缓慢的动作、信号读取延迟不成为问题的模拟输入信号AN1-ANm。
104是一种连接端子，输出进行例如发动机点火线圈驱动输出或燃料喷射控制用电磁驱动用输出等较高频度的动作、产生无延迟驱动输出所需的某个ON/OFF操作的高速输出OUT1-OUTj。
105是一种连接端子，输出进行例如空气调节用电磁离合器驱动输出或显示警报输出等较低频度的动作、驱动输出响应延迟不成为问题的ON/OFF操作的低速输出OUTs1-OUTsk。
106是向上述ECU100事先转送写入控制程序或控制常数等用的外部工具，在制品出厂时或维修作业时使用该外部工具，通过装卸连接器107连接于ECU100上。
108是连接于车载电池上的电源端子，由通过未图示的电源开关供电的端子和为了保持后述存储器的操作而直接由车载电池供给的睡眠用端子构成。
第一LSI110包括微处理器111、非易失性存储器112、RAM存储器113、输入用数据选择器114、输出用闩锁存储器115、在与后述的第二LSI120之间进行串行信号交换的串并联转换器116、与外部工具106进行串行信号交换的SCI(串行、通信、接口)117、AD转换器119等，通过8-32位数据总线118将这些构成部件连接到微处理器111上。
非易失性存储器112是例如进行统一写入的闪存，从外部工具116经过RAM存储器113转送写入转送控制程序或车辆控制用程序、车辆控制用常数等。
另外，第二LSI(集成电路)120的结构如下。
从高速输入端子101a输入的ON/OFF经由旁漏电阻130读入第二LSI120，通过作为直接输入接口电路的噪声滤波器131a、电平判定用比较器132a，施加到输入用数据选择器114上。
向输入用数据选择器114施加如8个以下的高速ON/OFF输入信号，在上述微处理器111进行芯片选择时，向上述数据总线118发出ON/OFF信息。
141是连接于高速输入端子101b和AD转换器119之间的频域滤波器，该频域滤波器141构成例如对检测发动机噪声的压电传感器等模拟信号的直接输入接口电路。
旁漏电阻130是数KΩ的低电阻旁漏电阻，该旁漏电阻130连接于各ON/OFF输入端子IN1-INi、INs1-INsn和电源的正侧(负载)或负侧(下拉)上，以构成对于输入信号开关的负荷，避免了输入开关为OFF时输入端子处于开放状态、噪声重叠，同时，在输入开关为接点的情况下，具有提高其接触可靠性的作用。
另外，噪声滤波器131a与图2中所述的噪声滤波器131b相同，同样，电平判定用比较器132a与图2中所述的电平判定用比较器132b相同。
从低速输入端子102输入的ON/OFF信号经过旁漏电阻130读入第二LSI120，通过作为间接输入接口电路的噪声滤波器131b、电平判定用比较器132b、可变滤波器电路133a，施加到输入用数据选择器140a上，在图2中详细描述可变滤波器电路133a。
可变滤波器133a具有存储滤波器常数的常数设定寄存器137a。
向输入用数据选择器140a施加例如8个以下的间接ON/OFF输入信号，在后述的地址选择电路124芯片选择时，向数据总线128发送ON/OFF信息，但在处理超过8个的ON/OFF信号时，使用第二、第三输入用数据选择器，顺序进行芯片选择后，向数据总线128发送ON/OFF信息。
从低速输入端子103输入的模拟信号通过作为间接输入接口电路的噪声滤波器135和可变滤波器电路136a、多信道的AD转换器138，输入每个信道的存储数字值的闩锁存储器139，在图3中详细描述可变滤波器电路136a。
可变滤波器136a具有存储滤波器常数的常数设定寄存器137b，各闩锁存储器139通过输入用数据选择器140b连接到数据总线128上。
126是与串并联转换器116成对构成串行接口电路的串并联转换器，121是暂时存储从微处理器111通过串并联转换器116、126发送的一串信息的缓冲存储器，122a是闩锁该缓冲存储器121内的数据的数据闩锁电路，122b是确认响应用数据寄存器，123是数据闩锁电路122a的数据检查正常时操作的指令解码器，124是根据指令解码器123的内容来选择应收发的数据地址的地址选择电路，127是时钟发生器，从缓冲存储器121至时钟发生器127来构成通信控制电路129。
128是在串并联转换器126的并联端子或缓冲存储器121、确认响应用数据寄存器122b、常数设定寄存器137a、137b、输入用数据选择器140a、140b外连接间接输出用闩锁存储器125的数据总线，图4描述使用通信控制电路129的数据供给接收方法。
134a、134b是构成直接输出接口电路或间接输出接口电路的负荷驱动用晶体管，分别连接于闩锁存储器115和高速输出端子104之间、和闩锁存储器125和低速输出端子105之间，通过闩锁存储器115或125的输出信号来驱动外部负荷OUT1-OUTj或OUTs1-OUTsk。
142是由电源端子108供给后向第一LSI110或第二LSI120供电的电源单元，该电源单元142或旁漏电阻130、输出晶体管134a、134b等设置在第二LSI120的外部。
另外，作为未图示的高速输入信号的输出晶体管134a的动作确认信号或负荷电流检测信号等也作为ECU100内部产生的信号读入微处理器111中。
图2表示图1中可变滤波器133a及其外围电路的细节。
图中，输入开关200具备所述低电阻旁漏电阻130的输入信号INsn通过作为可实用上限值的数百K欧姆的高电阻串联电阻210连接到十几pF的并联小容量电容211上。
131b是由串联电阻210和小容量电容211构成的噪声滤波器，吸收平滑高频噪声。
132b是由输入电阻221、正反馈电阻223、比较器220构成的电平判定用比较器，向上述比较器220的反转输入施加规定的基准电压222(电压Von)。
因此，小容量电容211的充电电压比基准电压Von大时，比较器220的输出变为‘H’(逻辑‘1’)，但一旦比较器220的输出变为‘H’时，为了产生正反馈电阻223的输入加法，若小容量电容221的充电电压未降低至Voff(＜Von)，则保持滞后功能，使比较器220的输出不变为‘L’(逻辑‘0’)。
通过在小容量电容211上重叠的噪声起伏，防止高频度地反转改变比较器220的输出。
构成可变滤波器133a的移位寄存器230上在输入比较器220的输出的同时，从时钟发生器127a供给周期为T的偏置用脉冲输入。
因此，移位寄存器230的后级逻辑内容依次变为过去时刻中的比较器220的输出逻辑内容。
231a-237a是将移位寄存器230各输出级中的逻辑内容与常数设定寄存器137a的各位逻辑内容进行逻辑和的第一逻辑选通元件，238a是耦合该逻辑选通元件231a-237a的输出的逻辑积元件，239是通过该逻辑积元件238a的输出进行设定的由触发器元件构成的输入确定寄存器。
另外，231b-237b是将移位寄存器230的各输出级中的逻辑内容的反转逻辑内容与常数设定寄存器137a的各位的逻辑内容进行逻辑和的第二逻辑选通元件，238b是耦合该逻辑选通元件231b-237b的输出的逻辑积元件，通过该逻辑积元件238b的输出来设定构成输入确定寄存器239。
在如此构成的可变滤波器电路133a中，若移位寄存器230的各输出级的内容全部为逻辑‘1’，则通过逻辑积元件238a的输出，输入确定寄存器239的输出被设定为逻辑1。
但是，如果常数设定寄存器137a的部分内容是逻辑‘1’，则即使与之对应的移位寄存器230的输出级的逻辑内容为‘0’，也无差别。
因此，在图2的实例中，若从移位寄存器230的初级到第五级的逻辑内容全部为‘1’，则输入确定寄存器239的输出被设定为逻辑‘1’。
另外，若移位寄存器230的各输出级的内容全部为逻辑‘0’，则通过逻辑积元件238b的输出，输入确定寄存器239的输出被复位为逻辑0。
但是，如果常数设定寄存器137a的部分内容是逻辑‘1’，则即使与之对应的移位寄存器230的输出级的逻辑内容为‘0’，也无差别。
因此，在图2的实例中，若从移位寄存器230的初级到第五级的逻辑内容全部为‘0’，则输入确定寄存器239的输出被设定为逻辑‘0’。
由此，可构成为通过常数设定寄存器137a的内容来可变设定用于确定输入确定寄存器239的输出内容的逻辑判定个数。
另外，代替可变设定上述逻辑判定个数，也可可变设定时钟发生器127a的脉冲周期。
图3表示图1中可变滤波器电路136a的说明用等价电路与其外围电路。
在图中，135是对模拟输入信号ANm的噪声滤波器，该噪声滤波器135由正侧钳位二极管300、负侧钳位二极管301、串联电阻302、并联小容量电容303构成。
钳位二极管300、301在模拟输入信号ANM上重叠过大的噪声时，在电源的正负电路上环流该噪声电压，不向小容量电容303上施加超过假设的模拟信号的最大、最小值的电压。
另外，在连接于ANm端子上的未图示的模拟传感器具有相应的内部电阻的情况下，可省略串联电阻302。
构成可变滤波器电路136a的电容313(容量C0)通过切换开关312周期地转换到信号侧S1或输出侧S2，该切换周期T是由常数设定寄存器137b选择设定时钟发生器127b的各种分频输出的值。
314a-314d是选择选通用的逻辑积元件，314是耦合该逻辑积元件314a-314d的输出的逻辑和元件，该逻辑和元件314的输出变为对切换开关312的切换周期T。
向信号侧S1通过放大器310施加小容量电容303的两端电压V1，在输出侧S2上连接输出电容315(容量C)，该电容315的两端电压V2通过放大器316和图1的AD转换器138变换为数字值，存储在闩锁存储器139中。
311a、311b、和317a、317b分别是将放大器310、316的输出连接在该放大器的反转输入上的反馈电路电阻。
在如此构成的可变滤波器电路136a中，当充放电电阻对于电容313的容量C0充分小时，以下关系式成立。
S1侧的电容313的积累电荷 Q1＝C0*V1S2侧的电容313的积累电荷 Q2＝C0*V2T秒间的移动电荷Q＝Q1-Q2＝C0*(V1-V2)T秒间的平均电流I＝Q/T＝C0*(V1-V2)/T等价电阻R0＝(V1-V2)/I＝T/C0因此，上述可变滤波器电路136a与串联电阻RA(＝R0)和输出电容CA的RC滤波器等价，串联电阻RA是与切换周期T成正比的较大值，但切换周期T也可通过常数设定寄存器137b的内容进行可变切换。
下面说明动作。
首先，说明表示串行通信的数据传送帧结构的图4a-图4f。
图4a表示通过微处理器111、串并联转换器116、126向第二LSI120内的常数设定寄存器137a或137b发送存储于非易失性存储器112中的滤波器常数的数据传送帧结构，上段侧为微处理器111侧的发送数据，下段为第二LSI120侧的返回数据。
在图4a中，400表示常数发送帧结构，该结构包括发送开始帧STX、指令帧COM1、对应于间接ON/OFF输入信号INs1-INsn的滤波器常数帧DF1-DFn、对应于间接模拟输入信号AN1-ANm的滤波器常数帧AF1-AFm、发送结束帧ETX、和数据帧SUM。
发送开始帧STX如图4f所示，例如由以16进制的具有值为55的8位数据和包含开始位、奇偶位、停止位的合计11位的数据构成。
同样，指令帧COM1如图4f所示，例如由以16进制的具有值为10的8位数据和包含开始位、奇偶位、停止位的合计11位的数据构成。
另外，各滤波器常数帧DF1-DFn、AF1-AFm也由8位的滤波器常数数据和包含开始位、奇偶位、停止位的合计11位数据构成。
发送结束帧ETX如图4f所示，例如由以16进制的具有值为AA的8位数据和包含开始位、奇偶位、停止位的合计11位的数据构成。
另外，和数据帧SUM是由作为上述一串帧的各位的垂直位相加值(不进行进位的二进制加法值)的8位数据和包含开始位、奇偶位、停止位的合计11位数据构成。
401表示发送开始帧STX、接收确认帧ACK、发送结束帧ETX、和数据帧SUM构成的接收确认的帧结构，接收确认帧ACK如图4f所示，例如由以16进制的具有值为81的8位数据和包含开始位、奇偶位、停止位的合计11位的数据构成。
发送结束帧ETX、和数据帧SUM或发送开始帧STX与上述一样，省略以下的说明。
串并联转换器116将各帧的各位信息进行并联-串联转换后发送给串并联转换器126，在串并联转换器126中对每个帧都进行串联-并联转换，向缓冲存储器121提供一帧的接收结束信号，将该定时下接收的1帧数据存储在缓冲存储器121中。
缓冲存储器121是先入先出结构的数据表，依次存储所有的帧数据。
另一方面，在数据检查电路122a每次接收一帧的数据时，进行各位的垂直位加法(不伴有进位的二进制加法)，或从微处理器111发送的STX至SUM的所有帧的加法结果全部为0，则判定为正常，若包含1，则判定为接收数据异常。
若接收数据正常，则将写入确认响应用数据寄存器122b内的STX、ACK、ETX、SUM的帧数据通过串并联转换器126、116发送给微处理器111，用图4a中的接收确认帧结构401来表示。
但是，在接收数据异常的情况下，确认响应帧ACK的内容变更为例如图4f所示的16进位82(NACK)，接收其的微处理器111再次进行发送滤波器常数等处理。
若接收数据正常，则指令解码器123判断指令帧COM1的内容后，向移位寄存器构成的地址选择电路124的规定位置中写入逻辑‘1’，该规定位置指定多个常数设定寄存器137a、137b的开始寄存器。
时钟发生器127依次向构成地址选择电路124的移位寄存器供给移位信号，由此，依次选择多个常数设定寄存器137a、137b的一个后，连接到数据总线128上。
与该选择操作同步，依次读出缓冲存储器121中存储的滤波器常数后与数据总线128连接，对选择的常数设定寄存器137a、137b的一个进行滤波器常数的写入。
图4b表示通过串并联转换器126、116、微处理器111向RAM存储器113发送第二LSI120内的间接输入信号信息用的数据传送帧结构，上段侧是微处理器111侧的发送数据，下段侧为第二LSI120侧的返回数据。
在图4b中，402表示由发送开始帧STX、指令帧COM2、发送结束帧ETX、和数据帧SUM构成的输入信息发送请求的帧结构，各帧为包含开始位、奇偶位、停止位的11位数据，同时，输入信息发送请求指令COM2如图4f所示，在16进位下为20、21、22、23四种。
将多个输入信息分成四组后进行发送，若统一发送所有输入信息，则可以是一种指令。
403表示由发送开始帧STX、指令帧COM3、以8个单位汇总间接ON/OFF输入信号INs1-INsn的数字输入帧DIG1、DIG2、DIG3、对应于间接模拟输入信号AN1-ANm的一部分的数字转换帧AI1-AI5、发送结束帧ETX、和数据帧SUM构成的输入信息返回帧结构，指令帧COM3如图4f所示，由例如在16进位下具有值30、31、32、33的8位数据和包含开始位、奇偶位、停止位的总共11位数据构成，指令帧COM3的内容为对应于指令帧COM2的值。
数字输入帧DIG1、DIG2、DIG3的个数对应于间接ON/OFF输入信号INs1-INsn的个数来变化，但在现实用途中只要是24个/3帧就足够了。
另外，间接模拟输入信号AN1-ANm在现实用途下也是29个/29帧以下的水平，若进行合计，则因为是32帧以下，所以若将其分割成四组，则只要以8帧单位返回即可。
因此，若指令帧COM2是20、21、22、23，则指令帧COM3变为30、31、32、33，之后，返回输入信息变为DIG1-AI5、AI6-AI13、AI14-AI21、AI22-AI29的地址范围。
输入信息发送请求的帧结构402所示的各帧的各位信息由串并联转换器116进行并联-串联转换后，发送给串并联转换器126，在串并联转换器126中对每个帧都进行串联-并联转换，向缓冲存储器121提供1帧的接收结束信号，并将该定时下接收到的1帧数据存储在缓冲存储器121中。
缓冲存储器121是先入先出结构的数据表，依次存储所有帧数据。
另一方面，在数据检查电路122a每次接收一帧的数据时，进行各位的垂直位加法(不伴有进位的二进制加法)，或从微处理器111发送的STX至SUM的所有帧的加法结果全部为0，则判定为正常，若包含1，则判定为接收数据异常。
若接收数据正常，则指令解码器123判断指令帧COM2的内容后，向移位寄存器构成的地址选择电路124的规定位置中写入逻辑‘1’，该规定位置指定多个输入用数据选择器140a、140b的开始数据选择器。
时钟发生器127依次向构成地址选择电路124的移位寄存器供给移位信号，由此，依次选择多个输入用数据选择器140a、140b的一个后，连接到数据总线128上。
与该选择操作同步，各帧的各位信息由串并联转换器126进行并联-串联转换后发送给串并联转换器116，在串并联转换器116中对每个帧进行串联-并联转换，将一帧的接收结束信号提供给微处理器111，将该定时下接收的一帧的数据存储在RAM存储器113中。
另外，实际上设置了未图示的发送缓冲存储器，在该缓冲存储器内存储应向微处理器111发送的各输入信息，同时，在这些输入信息前后，附加发送开始帧STX、输入信息返回引导指令COM3、发送结束帧ETX、和数据帧SUM，在向各输入信息中附加开始位、奇偶位、结束位中，根据地址选择电路124的动作，依次通过串并联转换器126、116向微处理器111发送该发送缓冲存储器的内容。
另外，在来自微处理器111的输入信息发送请求帧402的和检查操作中有异常的情况下，代替返回输入信息，返回确认响应NACK，接收其的微处理器111再次进行输入信息发送请求帧402的发送等的处理。
图4c表示通过微处理器111、串并联转换器116、126向第二LSI120内的输出闩锁存储器125发送RAM存储器113中存储的间接输出信息用的数据传送帧结构，上段侧是微处理器111侧的发送数据，下段侧是第二LSI120侧的返回数据。
在图4c中，404表示输出信息发送引导的帧结构，包括发送开始帧STX、输出信息发送引导指令帧COM4、以8个单位汇总的间接输出OUTs1-OUTsk的数字输出帧DOG1、发送结束帧ETX、和数据帧SUM，各帧是包含开始位、奇偶位、停止位的11位数据，同时，输出信息发送引导指令帧COM4如图4f所示，具有以16进位的值40。
指令COM4之后的数字输出帧DOG1的个数随间接输出OUTs1-OUTsk的个数变化。
401表示发送开始帧STX、接收确认帧ACK、发送结束帧ETX、和数据帧SUM构成的接收确认的帧结构。
串并联转换器116将输出信息发送引导帧结构404的各帧的各位信息进行并联-串联转换后发送给串并联转换器126，在串并联转换器126中对每个帧都进行串联-并联转换，向缓冲存储器121提供一帧的接收结束信号，将该定时下接收的1帧数据存储在缓冲存储器121中。
缓冲存储器121是先入先出结构的数据表，依次存储所有的帧数据。
另一方面，在数据检查电路122a每次接收一帧的数据时，进行各位的垂直位加法(不伴有进位的二进制加法)，若从微处理器111发送的STX至SUM的所有帧的加法结果全部为0，则判定为正常，若包含1，则判定为接收数据异常。
若接收数据正常，则将写入确认响应用数据寄存器122b内的STX、ACK、ETX、SUM的帧数据通过串并联转换器126、116发送给微处理器111，用图4c中的接收确认帧结构401来表示。
但是，在接收数据异常的情况下，确认响应帧ACK的内容变更为例如图4f所示的16进位82(NACK)，接收其的微处理器111再次进行发送滤波器常数等处理。
若接收数据正常，则指令解码器123判断指令帧COM4的内容后，向移位寄存器构成的地址选择电路124的规定位置中写入逻辑‘1’，该规定位置指定多个输出闩锁存储器125的开始闩锁存储器。(但是，在图4c的实例中，输出闩锁存储器为一个)时钟发生器127依次向构成地址选择电路124的移位寄存器供给移位信号，由此，依次选择多个输出闩锁寄存器125的一个后，连接到数据总线128上。
与该选择操作同步，依次读出缓冲存储器121中存储的间接输出信息后与数据总线128连接，对选择的一个输出闩锁存储器125进行间接输出信息的写入。
图4d表示通过串并联转换器116、126、微处理器111向RAM存储器113发送第二LSI120内的特定间接输入信号信息的内容用的数据传送帧结构，上段侧是微处理器侧111的发送数据，下段侧是第二LSI120侧的返回数据。
在图4d中，406表示特定输入信息发送请求的帧结构，包括发送开始帧STX、指令帧COM5、地址帧ADR1、发送结束帧ETX、和数据帧SUM，各帧是包含开始位、奇偶位、停止位的11位数据，同时，特定输入信息发送请求指令COM5如图4f所示，具有以16进位的值50。
407表示特定输入信息返回帧结构，包括发送开始帧STX、指令帧COM6、地址帧ADR1、指定地址的间接输入信息帧DATA、发送结束帧ETX、和数据帧SUM，指令帧COM5、COM6如图4f所示，由具有以16进位的值50、60的8位数据和包含开始位、奇偶位、停止位的合计11位数据构成。
地址帧ADR1的内容是用例如0-31等序号称呼数字输入帧DIG1-DIG3、数字转换帧AI1-AIm的数值。
串并联转换器116将特定输入信息发送请求的帧结构406所示的各帧的各位信息进行并联-串联转换后发送给串并联转换器126，在串并联转换器126中对每个帧都进行串联-并联转换，向缓冲存储器121提供一帧的接收结束信号，将该定时下接收的1帧数据存储在缓冲存储器121中。
缓冲存储器121是先入先出结构的数据表，依次存储所有的帧数据。
另一方面，在数据检查电路122a每次接收一帧的数据时，进行各位的垂直位加法(不伴有进位的二进制加法)，若从微处理器111发送的STX至SUM的所有帧的加法结果全部为0，则判定为正常，若包含1，则判定为接收数据异常。
若接收数据正常，则指令解码器123判断指令帧COM1的内容后，向移位寄存器构成的地址选择电路124的规定位置中写入逻辑‘1’，该规定位置指定多个输入用数据选择器140a、140b内的地址帧ADR1指定的序号的数据选择器。
与该选择操作同步，串并联转换器126将各帧的各位信息进行并联-串联转换后发送给串并联转换器116，在串并联转换器116中对每个帧都进行串联-并联转换，向微处理器111提供一帧的接收结束信号，将该定时下接收的1帧数据存储在RAM存储器113中。
但是，在返回这些输入信息的前后，在附加发送开始帧STX、特定输入信息返回引导指令COM6、发送结束帧ETX、或和数据帧SUM等的同时，向各输入信息中附加开始位、奇偶位、停止位。
另外，在来自微处理器111的特定输入信息发送请求帧406的和检查操作中存在异常的情况下，代替返回特定输入信息，返回确认响应NACK，接收其的微处理器111再次进行特定输入信息发送请求帧406的发送等的处理。
另外，特定输入信息发送请求指令COM5与在多个间接输入内以较高频度变化输入信息有关，可提高与微处理器111交换频度。
图4e表示通过微处理器111、串并联转换器116、126向第二LSI120内的常数设定寄存器137a或137b内的常数设定寄存器发送非易失性存储器112中存储的特定滤波器常数的数据传送帧结构，上段侧是微处理器侧111的发送数据，下段侧是第二LSI120侧的返回数据。
在图4e中，408表示特定常数发送引导的帧结构，包括发送开始帧STX、特定常数发送引导指令帧COM7、地址帧ADR2、对于指定地址的滤波器常数帧DATA、发送结束帧ETX、和数据帧SUM，各帧是包含开始位、奇偶位、停止位的合计11位数据，同时，特定常数发送引导指令帧COM7如图4f所示，具有以16进位的值70。
401表示发送开始帧STX、接收确认帧ACK、发送结束帧ETX、和数据帧SUM构成的接收确认的帧结构。
串并联转换器116将特定常数发送引导帧结构408的各帧的各位信息进行并联-串联转换后发送给串并联转换器126，在串并联转换器126中对每个帧都进行串联-并联转换，向缓冲存储器121提供一帧的接收结束信号，将该定时下接收的1帧数据存储在缓冲存储器121中。
缓冲存储器121是先入先出结构的数据表，依次存储所有的帧数据。
另一方面，在数据检查电路122a每次接收一帧的数据时，进行各位的垂直位加法(不伴有进位的二进制加法)，若从微处理器111发送的STX至SUM的所有帧的加法结果全部为0，则判定为正常，若包含1，则判定为接收数据异常。
若接收数据正常，则将写入确认响应用数据寄存器122b内的STX、ACK、ETX、SUM的帧数据通过串并联转换器126、116发送给微处理器111，用图4e中的接收确认帧结构401来表示。
但是，在接收数据异常的情况下，确认响应帧ACK的内容变更为例如图4f所示的16进位82(NACK)，接收其的微处理器111再次进行发送滤波器常数等处理。
若接收数据正常，则指令解码器123判断指令帧COM7的内容后，向移位寄存器构成的地址选择电路124的规定位置中写入逻辑‘1’，该规定位置指定多个常数设定寄存器137a或137b内的特定寄存器。
与该指定操作同步，读出缓冲寄存器121中存储的滤波器常数后连接到数据总线128上，对选择的常数设定寄存器137a或137b的一个进行滤波器常数的写入。
在图4a或图4e所示的滤波器常数的转送中，经过RAM存储器113向第二LSI120内的常数设定寄存器137a、137b发送非易失性存储器112中存储的滤波器常数，因此，存储滤波器常数的RAM存储器113的部分内容在微处理器111的运行中被学习补正，通过图4e的特定常数发送引导指令COM7，将该学习补正后的特定地址的滤波器常数发送给特定的常数设定寄存器。
图5是微处理器111的操作说明用流程图。
在图中，500是定期被启动的动作开始步骤，501是接着动作开始步骤500作用，从向车载电子控制装置100投入电源开始判定是否是最初动作的步骤，502是在判定为初次动作时作用，向RAM存储器113的规定区域传送非易失性存储器112中存储的滤波器常数的步骤，503是通过图4a所示的帧结构400向RAM存储器113发送被传送的滤波器常数的步骤，504是启动未图示的通信时间监视计时器的步骤，505是接收图4a所示的帧结构401后判定其内容是正常接收确认ACK还是接收异常NACK的步骤，506是在判定为正常接收ACK时作用，复位步骤504中启动的监视计时器的步骤。
在步骤505为接收异常NACK时，再次返回步骤503，进行滤波器常数的重发，在未得到正常接收确认ACK时，上计时步骤504中启动的监视计时器，通过未图示的异常处理电路来进行微处理器111的复位操作。
另外，507参考记述将在第二LSI120侧正常接收的滤波器常数存储在常数设定寄存器137a或137b中的动作。
510是在步骤501判定初次动作为无时作用，通过检查未图示的标志内容来判定是否学习补正RAM存储器113中存储的滤波器常数的一部分的步骤，511是步骤510判定为有学习补正时作用，发送由图4e所示的帧结构408转送给RAM存储器113的滤波器常数的步骤，512是启动未图示的通信时间监视计时器的步骤，513是接收图4e所示的帧结构401后判定其内容是正常接收确认ACK还是接收异常NACK的步骤，514是步骤513判定为正常接收ACK时作用，复位步骤512中启动的监视计时器的步骤。
在步骤513是接收异常NACK时，再次返回步骤511，进行滤波器常数的重发，在未得到正常接收确认ACK时，上计时步骤512中启动的监视计时器，通过未图示的异常处理电路来进行微处理器111的复位操作。
另外，515参考记述将在第二LSI120侧正常接收的滤波器常数存储在常数设定寄存器137a或137b中任一指定地址中的动作。
520是步骤510判定为无学习补正时作用，判定特定输入信息的必要性的步骤，521是步骤520判定特定输入为必需时作用，以图4d所示的帧结构406发送请求特定地址的输入信息的步骤，522是启动未图示的通信时间监视计时器的步骤，523a是代替图4d中所示帧结构407来判定是否接收接收异常NACK的步骤，523b是代替接收异常NACK来接收帧结构407，判定接收数据的和检查结果并判定是否为正常接收的步骤，524是步骤52b判定为正常接收时作用，复位步骤522中启动的监视计时器的步骤，525是将接收到的输入信息存储到RAM存储器123中的步骤。
在步骤523a为接收异常NACK时或步骤523b中存在和检测错误时，再次返回步骤521，进行特定输入信息的重发请求，在不能再次正常接收时，上计时步骤522中启动的监视计时器，通过未图示的异常处理电路来进行微处理器111的复位操作。
另外，在步骤520中，根据未图示的控制流程图，微处理器111执行发动机控制的过程中，在需要最新的特定输入信息的情况下，设定未图示的标志，在步骤520中判定是否设定该标志。
530是步骤520判定为不必特定输入时作用，判定是否发送请求第一组输入信息的步骤，531是在步骤530判定为发送请求第一组输入信息时作用，用图4b所示的帧结构402来发送请求第一组的输入信息的步骤，532是启动未图示的通信时间监视计时器的步骤，533a是代替图4b所示的帧结构403来判定是否接收接收异常NACK的步骤，533b是代替接收异常NACK接收帧结构403，并判定接收数据的和检查结果后判定是否正常接收的步骤，534是在步骤533b判定为正常接收时作用，复位步骤532中启动的监视计时器的步骤，535是将接收到的输入信息存储到RAM存储器123中的步骤，536是存储正常接收到第一组输入信息的标志0的设定步骤。
在步骤533a为接收异常NACK时或步骤533b中存在和检测错误时，再次返回步骤531，进行第一组输入信息数的重发请求，在不能再次正常接收时，上计时步骤532中启动的监视计时器，通过未图示的异常处理电路来进行微处理器111的复位操作。
另外，在开始执行步骤530时，因为还未设定步骤356的标志0，步骤530的判定为NO，所以在下次执行步骤530时，判定为YES，从步骤530直接移动到未图示的步骤540，执行发送请求未图示的第二组输入信息的流程。
同样，进行第三组输入信息的发送请求、接收。
560是在未图示的步骤550判定为不必输入第三组时(已设定标志2)作用，判定是否发送请求第四组输入信息的步骤，561是步骤560判定为发送请求第四组输入信息时作用，由图4b所示的帧结构402来发送请求第四组的输入信息的步骤，562是启动未图示的通信时间监视计时器的步骤，563a是代替图4b所示的帧结构403来判定是否接收了接收异常NACK的步骤，563b是代替接收导演NACK来接收帧结构403，并判定接收数据的检查结果，判定是否是正常接收的步骤，564是步骤563b判定为正常接收时作用，复位步骤562中启动的监视计时器的步骤，565是将接收到的输入信息存储到RAM存储器123中的步骤，566是存储正常接收了第四组输入信息的标志3的设定步骤。
在步骤563a为接收异常NACK时或步骤563b中存在和检测错误时，再次返回步骤561，进行第一组输入信息数的重发请求，在不能再次正常接收时，上计时步骤562中启动的监视计时器，通过未图示的异常处理电路来进行微处理器111的复位操作。
另外，在开始执行步骤560时，因为还未设定步骤566的标志3，步骤560的判定为NO，所以在下次执行步骤560时，判定为YES，从步骤560直接移动到步骤571。
571是通过图4c所示帧结构404来发送引导输出信息的步骤，572是启动未图示的通信时间监视计时器的步骤，573是通过图4c所示的帧结构401来判定是否接收了正常接收确认ACK的步骤，574是步骤573判定为正常接收时作用，复位步骤572中启动的监视计时器的步骤，576是复位步骤536、546(未图示)、556(未图示)、566中设定的标志0-3的步骤。
在步骤573为接收异常NACK时再次返回步骤571，进行输出信息的重发，在不能再次正常接收时，上计时步骤572中启动的监视计时器，通过未图示的异常处理电路来进行微处理器111的复位操作。
另外，575参考记述将第二LSI120侧正常接收到的输出信息存储到输出闩锁存储器125中的动作。
508是在步骤506、514、525、536、546(未图示)、556(未图示)、566、576后动作的动作结束步骤，在该步骤508中，动作待机到动作开始步骤500被再次启动时为止。
当概括说明以上的动作流程时，作为第一流程的步骤502-506是电源投入时的初始化流程，一起将非易失性存储器112中存储的滤波器常数转送存储到常数设定寄存器137a、137b中。
作为第二流程的步骤511-514仅在滤波器常数中有变更时才动作，变更该地址的常数设定寄存器的内容。
作为第三流程的步骤521-525仅在必需特定地址的输入信息时才动作，将该地址的输入信息存储到RAM存储器113中。
从作为第四流程的步骤531-536到作为第七流程的步骤561-566进行第一组输入信息DIG1、DIG2、DIG3、AI1-AI5、第二组输入信息AI6-AI13、第三组输入信息AI14-AI21、第四组输入信息AI22-AI29的发送请求，存储在RAM存储器123中。
作为第八流程的步骤571-576从RAM存储器113向输出闩锁存储器125发送输出信息OUTs1-OUTsk。
在微处理器111的运行中，当无滤波器常数的变更发送或特定输入信息的发送请求时，每次定期启动动作开始步骤500时都依次重复执行上述第四流程至第八流程，若存在滤波器常数的变更发送或特定输入信息的发送请求，则优先执行第二流程或第三流程。
因此，在本实施例中，具备微处理器，具有从外部工具写入被控制车种对应的控制程序或控制常数等的非易失性存储器和计算处理用的RAM存储器；集成电路，具有连接于该微处理器的数据总线上的直接输入用接口电路和直接输出用接口电路、间接输入用接口电路、包含常数设定寄存器的可变滤波器电路和通信控制电路；和双向串行通信线路，向上述RAM存储器发送通过上述间接输入用接口电路输入的多个外部输入信号，同时，向上述可变滤波器电路的常数设定寄存器发送非易性存储器存储的滤波器常数。
因此，在实现滤波器用电容的小型化引起的制品整体的小型化和对应于控制对象车种的适当输入滤波器常数的设定引起的制品标准化的同时，通过由外部硬件构成可变滤波器电路，降低微处理器的作用，防止其性能降低。
实施例2图6表示本发明实施例2的ON/OFF信号用可变滤波器电路。
在图中，具有上述低电阻的旁漏电阻130的输入信号INsn通过作为可实用上限值的数百K欧姆的高电阻串联电阻210连接到十几pF的并联小容量电容211上。
131b是由串联电阻210和小容量电容211构成的噪声滤波器，吸收平滑高频噪声。
132b是由输入电阻221、正反馈电阻223、比较器220构成的电平判定用比较器，向上述比较器220的反转输入施加规定的基准电压222(电压Von)。
因此，小容量电容211的充电电压比基准电压Von大时，比较器220的输出变为‘H’(逻辑‘1’)，但一旦比较器220的输出变为‘H’时，为了产生正反馈电阻223的输入加法，若小容量电容211的充电电压不降低至Voff(＜Von)，则保持滞后功能，使比较器220的输出不变为‘L’(逻辑‘0’)。
通过在小容量电容211上重叠的噪声起伏，可防止高频度反转变化比较器220的输出。
600a连接在比较器220的输出和可逆计数器602的上计数模式输入UP之间的选通元件，601是从比较器220的输出通过选通元件600b连接到可逆计数器602的下计数模式输入DN上的逻辑反转元件，可逆计数器602构成为具备以规定周期连接在ON/OFF的时钟发生器127c上的时钟输入端子CL上，根据模式输入UP或DN来可逆计数时钟输入。
603a是存储相当于逻辑判定个数的设定值的常数设定寄存器，603b存储可逆计数器602的当前值的当前值寄存器，604a在可逆计数器602的当前值到达设定值N时，通过逻辑‘1’构成的输出Q，封闭选通元件600a，不进行上计数的逻辑反转元件，604b是在可逆计数器602的当前值变为0时，通过变为逻辑‘1’的输出P来封闭选通元件600b，不进行上计数的逻辑反转元件，605是由可逆计数器602的设定值到达输出Q设定，通过当前值0输出P来设定的触发器元件构成的输入确定寄存器，该输入确定寄存器605的输出连接到输入用数据选择器140a的输入端子上。
在如此构成的可逆计数器602中，以周期T动作的时钟输入CL的输入脉冲数到达常数设定寄存器603a的设定值N时，若比较器220的输出连续为‘H’，则设定输入确定寄存器605，若中途比较器220的输出为‘L’，则下计数时钟输入，在比较器220的输出再次变为‘H’后进行上计数，若当前值到达设定值N，则设定输入确定寄存器605。
同样，当暂时设定输入确定寄存器605时，通过以周期T动作的时钟输入CL的输入脉冲使当前值从设定值N减少到0之前，若比较器220的输出连续为‘L’，则根据本发明权利要求1的控制装置如下构成，具备微处理器，具有从外部工具写入被控制车种对应的控制程序或控制常数等的非易失性存储器和计算处理用的RAM存储器；集成电路，具有连接于该微处理器的数据总线上的直接输入用接口电路和直接输出用接口电路、间接输入用接口电路、包含常数设定寄存器的可变滤波器电路和通信控制电路；和双向串行通信线路，向上述RAM存储器发送通过上述间接输入用接口电路输入的多个外部输入信号，同时，向上述可变滤波器电路的常数设定寄存器发送上述非易性存储器存储的滤波器常数。
提供一种手段，在实现滤波器用电容的小型化引起的制品整体的小型化和对应于控制对象车种的适当输入滤波器常数的设定引起的制品标准化的同时，通过由外部硬件构成可变滤波器电路，降低微处理器的作用，防止其性能降低。
虽然复位输入确定寄存器605，但若途中比较器220的输出变为‘H’，则对时钟输入相加计数，在比较器220的输出再次变为‘L’后，进行相减计数，若当前值到达0，则复位输入确定寄存器605。
代替通过上述可逆计数器602的设定值可变设定逻辑判定个数，也可可变设定时钟发生器127c的脉冲周期。
实施例3图7是表示本发明实施例3的模拟信号用可变滤波器电路。
图中，135是对于模拟输入信号ANm的噪声滤波器，该噪声滤波器135由正侧钳位二极管300、负侧钳位二极管301、串联电阻302、并联小容量电容303构成。
钳位二极管300、301在模拟输入信号ANm上重叠过大的噪声时，在电源的正负电路上环流该噪声电压，不向小容量电容303上施加超过假设的模拟信号的最大、最小值的电压。
另外，在连接于ANm端子上的未图示的模拟传感器具有相应的内部电阻的情况下，可省略串联电阻302。
构成可变滤波器电路136b的电容714(容量C)构成为通过常数设定寄存器137c导通控制的模拟选通开关713a-713d由滤波器电阻712a-712d充电，充电电压变为放大器710放大小容量电容303的两端电压V1的电压V1。
通过放大器715输出电容714的两端电压V2，通过图1的AD转换器138转换成数字值后，存储在闩锁存储器139中。
711a、711b、和716a、716b分别是将放大器710、715的输出连接到该放大器的反转输入上的反馈电路电阻。
因此，上述可变滤波器电路136b与滤波器电阻712a-712d内的模拟选通开关713a-713d变为ON的电阻并联合成电阻RB和电容CB构成的RC滤波器等价，并联合成电阻RB可通过常数设定寄存器137c的内容进行可变切换。
实施例4在图1所示的实施例中，虽然未处理模拟输出，但必要时，搭载计量显示用的DA转换器作为间接输出。
因为这种模拟输出或ON/OFF动作的低速输出个数不太多，所以对于输出不依赖于串行通信，也可全部从微处理器111侧的闩锁存储器115直接输出。
即使是低速动作的输入信号，维持发动机旋转所需的最低限度的输入信息也不依赖于串行通信，直接输入微处理器111，但重点在于进行故障保险。
在图1所示的实施例中，虽然在第二LSI120内设置时钟发生器127，但也可向串行通信线路中追加时钟信号线，可使用微处理器111侧的时钟信号来进行同步控制，同时，通过图2、图3、图6内的各种时钟发生器为基本的时钟信号分频电路构成。
另外，在微处理器111侧的数据总线118上连接DMAC(直接存储存取控制器)，在微处理器111不使用数据总线118的内部运算期间中，根据来自串并联转换器116的串并联转换结束信号来直接进行与RAM存储器113的数据接收，则强缩短串行通信所需的时间，并减轻微处理器111的负担。
发明效果如上所述，根据权利要求1的发明，因为具备微处理器，具有从外部工具写入被控制车种对应的控制程序或控制常数等的非易失性存储器和计算处理用的RAM存储器；集成电路，具有连接于该微处理器的数据总线上的直接输入用接口电路和直接输出用接口电路、间接输入用接口电路、包含常数设定寄存器的可变滤波器电路和通信控制电路；和双向串行通信线路，向上述RAM存储器发送通过上述间接输入用接口电路输入的多个外部输入信号，同时，向上述可变滤波器电路的常数设定寄存器发送上述非易性存储器存储的滤波器常数，在大幅度消减微处理器的输入输出管脚数而变为小型廉价的同时，因为不必使用输入滤波器用的各种容量的大容量电容，所以实现输入接口电路部分的小型化、标准化，另外，特别是因为在非易失性存储器内一维地设定对应于被控制车种的控制程序或滤波器常数，所以可实现自由度高的标准化，因为在集成电路侧进行可变滤波器的控制，所以不提高微处理器的负担，具有所谓通过微处理器和集成电路部的功能分担来实现小型化、标准化的效果。
根据权利要求2的发明，上述间接输入用接口电路的一部分是ON/OFF信号用接口电路，通过由对于输入开关构成负荷的低电阻旁漏电阻、高电阻的串联电阻和小容量电容构成的噪声滤波器、和具有滞后功能的电平判定用比较器构成，上述可变滤波器电路由规定周期内采样存储的连续多个电平判定结果全部为正时设定、在连续多个电平判定结果全部为否时复位的输入确定寄存器、和存储上述采样周期或进行设定/复位的逻辑判定个数至少一方的值的常数设定寄存器构成，上述输入确定寄存器的输出被发送给上述RAM存储器，从上述非易失性存储器向上述常数设定寄存器发送上述采样周期或进行设定/复位的逻辑判定个数的至少一方的值，所以通过作为对于ON/OFF信号的输入接口电路的噪声滤波器和电平判定用比较器来去除高频噪声，因此，也具有所谓通过二级结构的可变滤波器来提高滤波器的特性，减轻可变滤波器控制的负担的效果。
根据权利要求3的发明，上述间接输入用接口电路的一部分是由正负消波二极管和包含小容量电容的噪声滤波器构成的模拟信号用接口电路，上述可变滤波器电路由通过切换开关周期性充放电的转换电容和存储充放电周期值的常数设定寄存器构成，上述转换电容的输出通过A/D转换器进行数字转换，将该数字转换值发送给上述RAM存储器，从上述非易失性存储器向上述常数设定寄存器发送上述充放电周期值，所以通过作为对于模拟信号的输入接口电路的钳位二极管和噪声滤波器来去除高振幅噪声、高频噪声，因此，也具有所谓通过二级结构的可变滤波器来提高滤波器的特性，减轻可变滤波器控制的负担的效果。
根据权利要求4的发明，将上述微处理器的控制输出的一部分提供给存储通过上述双向串行通信线路发送的控制输出信号的闩锁存储器、和通过连接于该闩锁存储器的输出上的间接输出用接口电路提供给外部负荷，所以具有所谓可消减微处理器的直接输出端子，可进一步小型、廉价微处理器的效果。
根据权利要求5的发明，供给上述微处理器的数据总线的直接输入和直接输出是要求发动机的点火控制或燃料喷射控制等高速响应的输入输出，通过上述双向串行通信线路与上述微处理器交换的间接输入和间接输出是手动操作信号、温度传感器、水温传感器等的低速、低频操作的输入信号或辅助驱动输出、警报显示输出等低速、低频操作的输出信号，所以即使存在串行通信引起的响应延迟，在整体控制上也不产生特别的问题，具有所谓在对多个低速、低频度动作的输入信号进行确实的噪声保护的同时，实现微处理器的输入输出端子数量的消减、小型化的效果。
根据权利要求6的发明，上述微处理器通过上述双向串行通信线路向上述集成电路发送连接于滤波器常数发送引导命令的滤波器常数和输入信息发送请求命令，该集成电路在将接收到的滤波器常数存储于上述各常数设定寄存器中的同时，通过上述双向串行通信线路、上述微处理器向上述RAM存储器发送连接于输入信息返送引导命令的间接输入信号信息，所以通过整体控制用微处理器的主导、指令的获得，间接输入处理用集成电路也可被动地进行滤波器常数的接收或输入信息的返回，因此，具有所谓集成电路部分的硬件结构单纯化、小型、廉价的效果。
根据权利要求7的发明，上述微处理器通过上述双向串行通信线路向上述集成电路发送连接于滤波器常数发送引导命令的滤波器常数和连接于输出信息发送引导命令的间接输出信息或输入信息发送请求命令，该集成电路将接收到的滤波器常数和间接输出信息存储于上述各常数设定寄存器和闩锁存储器中，同时，通过上述双向串行通信线路、上述微处理器向上述RAM存储器发送连接于输入信息返送引导命令的间接输入信号信息，所以通过整体控制用微处理器的主导、指令的获得，间接输入处理用集成电路也可被动地进行滤波器常数、间接输出信息的接收或输入信息的返回，因此，即使收发数据的种类增加，也具有所谓集成电路部分的硬件结构单纯化、小型、廉价的效果。
根据权利要求8的发明，上述微处理器通过上述双向串行通信线路向上述集成电路发送连接于特定输入信息发送请求命令的地址信息，该集成电路通过上述双向串行通信线路、上述微处理器向上述RAM存储器发送连接于特定输入信息返送引导命令后指定的地址的间接输入信息，所以微处理器可随时取得特定的间接输入信息，因此，即使存在串行通信引起的响应延迟，也具有所谓可监视特定间接输入的最新状态的效果。
根据权利要求9的发明，上述微处理器通过上述双向串行通信线路向上述集成电路发送连接于特定常数发送引导命令的地址信息和滤波器常数，该集成电路将接收到的滤波器常数存储于指定地址的常数设定寄存器中，所以存在如下效果即使在微处理器的运转动作中，也可变更部分滤波器常数，通过学习控制等进行滤波器常数的最佳化控制，另外，虽然在微处理器的运转中，在时间上难以概括转送多个滤波器常数，但可通过仅发送特定的滤波器常数，可解决该问题。
权利要求
1.一种车载电子控制装置，其特征在于包括微处理器，具有从外部工具写入被控制车种对应的控制程序或控制常数等的非易失性存储器和计算处理用的RAM存储器；集成电路，具有连接于该微处理器的数据总线上的直接输入用接口电路和直接输出用接口电路、间接输入用接口电路、包含常数设定寄存器的可变滤波器电路和通信控制电路；和双向串行通信线路，向上述RAM存储器发送通过上述间接输入用接口电路输入的多个外部输入信号，同时，向上述可变滤波器电路的常数设定寄存器发送上述非易性存储器存储的滤波器常数。
2.根据权利要求1所述的车载电子控制装置，其特征在于上述间接输入用接口电路的一部分是ON/OFF信号用接口电路，通过由对于输入开关构成负荷的低电阻旁漏电阻、高电阻的串联电阻和小容量电容构成的噪声滤波器、和具有滞后功能的电平判定用比较器构成，上述可变滤波器电路由规定周期内采样存储的连续多个电平判定结果全部为正时设定、在连续多个电平判定结果全部为否时复位的输入确定寄存器、和存储上述采样周期或进行设定/复位的逻辑判定个数至少一方的值的常数设定寄存器构成，上述输入确定寄存器的输出被发送给上述RAM存储器，从上述非易失性存储器向上述常数设定寄存器发送上述采样周期或进行设定/复位的逻辑判定个数的至少一方的值。
3.根据权利要求1所述的车载电子控制装置，其特征在于上述间接输入用接口电路的一部分是由正负消波二极管和包含小容量电容的噪声滤波器构成的模拟信号用接口电路，上述可变滤波器电路由通过切换开关周期性充放电的转换电容和存储充放电周期值的常数设定寄存器构成，上述转换电容的输出通过A/D转换器进行数字转换，将该数字转换值发送给上述RAM存储器，从上述非易失性存储器向上述常数设定寄存器发送上述充放电周期值。
4.根据权利要求1-3之一所述的车载电子控制装置，其特征在于将上述微处理器的控制输出的一部分提供给存储通过上述双向串行通信线路发送的控制输出信号的闩锁存储器、和通过连接于该闩锁存储器的输出上的间接输出用接口电路提供给外部负荷。
5.根据权利要求1-3之一所述的车载电子控制装置，其特征在于供给上述微处理器的数据总线的直接输入和直接输出是要求发动机的点火控制或燃料喷射控制等高速响应的输入输出，通过上述双向串行通信线路与上述微处理器交换的间接输入和间接输出是手动操作信号、温度传感器、水温传感器等的低速、低频操作的输入信号或辅助驱动输出、警报显示输出等低速、低频操作的输出信号。
6.根据权利要求1-3之一所述的车载电子控制装置，其特征在于上述微处理器通过上述双向串行通信线路向上述集成电路发送连接于滤波器常数发送引导命令的滤波器常数和输入信息发送请求命令，该集成电路在将接收到的滤波器常数存储于上述各常数设定寄存器中的同时，通过上述双向串行通信线路、上述微处理器向上述RAM存储器发送连接于输入信息返送引导命令的间接输入信号信息。
7.根据权利要求1所述的车载电子控制装置，其特征在于上述微处理器通过上述双向串行通信线路向上述集成电路发送连接于滤波器常数发送引导命令的滤波器常数和连接于输出信息发送引导命令的间接输出信息或输入信息发送请求命令，该集成电路将接收到的滤波器常数和间接输出信息存储于上述各常数设定寄存器和闩锁存储器中，同时，通过上述双向串行通信线路、上述微处理器向上述RAM存储器发送连接于输入信息返送引导命令的间接输入信号信息。
8.根据权利要求1-3之一所述的车载电子控制装置，其特征在于上述微处理器通过上述双向串行通信线路向上述集成电路发送连接于特定输入信息发送请求命令的地址信息，该集成电路通过上述双向串行通信线路、上述微处理器向上述RAM存储器发送连接于特定输入信息返送引导命令后指定的地址的间接输入信息。
9.根据权利要求1-3之一所述的车载电子控制装置，其特征在于上述微处理器通过上述双向串行通信线路向上述集成电路发送连接于特定常数发送引导命令的地址信息和滤波器常数，该集成电路将接收到的滤波器常数存储于指定地址的常数设定寄存器中。
全文摘要
改善车载电子控制装置的输入滤波器电路,进行装置的小型化、标准化。在具有存储控制程序等的非易失性存储器112和运算处理用RAM存储器113的微处理器111的数据总线118上,连接直接输入用接口电路131a、132a、直接输出用接口电路134a。通过常数设定寄存器137a设定滤波器常数的可变滤波器电路133a、双向串行通信线路126、116向RAM存储器113发送从间接输入用接口电路131b、132b输入的ON/OFF信号,通过双向串行通信线路116、126,将非易失性存储器112中存储的滤波器常数存储在常数设定寄存器137a中。
文档编号G05B19/05GK1385799SQ02123128
公开日2002年12月18日 申请日期2002年5月9日 优先权日2001年5月9日
发明者中本胜也, 桥田光弘, 后关博, 桥本光司 申请人:三菱电机株式会社