专利名称：时钟同步电路的制作方法
技术领域：
本发明涉及象双数据速率同步DRAM以及双数据速率第一周期RAM等时钟同步型存储器那样使用高速时钟进行同步控制的时钟同步电路。
背景技术：
近几年来，在计算机系统中，由于处理高速化的要求往往采用同步DRAM等时钟同步型存储器。这样的时钟同步型的存储器即使在存储器内部也使用对控制存储器的时钟(以下，称做外部时钟)同步的时钟。
在存储器内部使用的时钟(以下，称做内部时钟)和外部时钟之间产生同步偏移的情况下，尤其在高速工作中，这种偏移即使很小，存储器内部电路也容易产生误动作。另外，如果使用具有同步偏移的内部时钟从存储器输出的数据，则即使对于使用该数据的控制器也会妨碍高速处理。
因此，在最近的存储器中，在芯片内部设置了时钟同步电路以便使内部时钟高精度地与外部时钟同步。
但是，虽然装载时钟同步电路的存储器能使高速工作稳定地进行，但是，与没有装载的时钟同步电路的存储器比较，仅在时钟同步电路中使用的消耗电流部分就会使整个芯片的耗损电流增大。为了减少这种缺陷，当在存储器内部不使用由时钟同步电路生成的内部时钟的情况下，希望尽可能地使时钟同步电路的动作停止，减小整个芯片的消耗电流。
图23表示以往的时钟同步电路的方框图。
该电路采用了在特愿平8-100976号文件中所提议的STBD(sychronous traced backward delay-同步跟踪后退延迟)。
以下，为了正确地理解本发明，将简单地说明STBD的工作。
在这里，假定第N段的前进延迟单元的输出节点被连接到第N段的状态保持部分的输入节点，第N段的状态保持部分的输出节点被连接到第N-1段的后退延迟单元的输入节点。
图24是用于说明STBD的工作原理的波形图。
考虑示于该图(a)的周期τ的外部时钟EXTCLKT被输入到接收机11的情况。
EXTCLKT通过接收机11进行波形整形，并且被放大后作为CLKSTINT被输出。假定将接收机11的延迟时间设为Trc，那么，CLKSTINT相对于EXTCLKT而言仅延迟Trc(该图(b))。接收机11的输出信号CLKSTINT分别被输入到延迟监视器12、控制脉冲生成电路13、后退脉冲用的延迟线。
在控制脉冲生成电路13中，使CLKSTINT脉冲化，并与CLKSTINT同步，在上升周期τ内生成脉冲幅度为Wp的控制脉冲信号PT(该图(c))。
延迟监视器12具有接收机11的延迟时间Trc和驱动器14的延迟时间Tdr的和的延迟时间(Trc+Tdr)。因此，该延迟监视器12的输出信号FCLINT自接收机11的输出信号CLKSTINT起延迟(Trc+Tdr)后输入到前进脉冲用的延迟线(该图(d))。
前进脉冲用的延迟线使前进延迟单元成纵续连接那样地被连接构成。当控制脉冲信号PT为低电平时，各前进延迟单元从前段将前进脉冲传播到后段，当控制脉冲PT为高电平时，停止前进脉冲的传播。
FCLINT仅在从传播开始直到控制脉冲信号PT变成High(高电平)期间{τ-(Trc+Tdr)}，传播前进脉冲用的延迟线(该图(d))。状态保持部分存储前进脉冲的传播状态，根据该信息控制后退用的延迟线以便使后退脉冲的传播时间变成与前进脉冲的传播时间相同。
状态保持部分取置位状态和复位状态的2种状态，并将对应于各自的控制信号输出到后退延迟单元。被已变为置位状态的状态保持部分所控制的后退延迟单元将后段的后退延迟单元的输出原封不动地输出到前段。
由被保持在复位状态的状态保持部分所控制的后退延迟单元将接收机11的输出信号输出到前段的后退延迟单元。初始状态的状态保持部分通过状态保持部分初始化电路15变成复位状态，若前进脉冲没有传播，就原封不动地保持复位状态，若前进脉冲传播，就变成置位状态。
当控制脉冲信号PT已变成High时，因为CLKSTINT已变为High(该图(b)，(c))，所以High被输入到由复位状态的状态保持部分控制的后退延迟单元(例如，图23的第N段以后)。若假定前进脉冲传播的段数为N段，则由于第1～N段的状态保持部分是置位状态，因此从由复位状态的第(N+1)段的状态保持部分所控制的第N段的后退延迟单元输入信号，并将该信号作为后退脉冲传送到前段的后退延迟单元。
因此，后退脉冲传播的后退延迟单元的段数等于前进脉冲所传播的前进延迟单元的段数。若将双方的延迟单元的延迟时间设计成相等，则输入后退脉冲用延迟线的CLKSTINT在与前进脉冲传播延迟线时间相同的{τ-(Trc+Tdr)}期间传播延迟线并输出(该图(e))。
之后，该输出被输入到驱动器14，仅延迟驱动器14的延迟时间Tdr之后变成INTCLKT(该图(f))。
然后，计算从外部时钟EXTCLKT的输入直到内部时钟INTCLKT的生成的延迟时间Δtotal，就能得到Δtotal＝Δmsr+Δprp ……(1)此处，Δmsr是用于测定前进脉冲传播若干段所需要的时间，Δprp是以前进脉冲的传播段数为基础直到内部时钟INTCLKT被输出所需要的时间。
另外，在通过接收机11时和通过Trc、延迟监视器12时，以及在(Trc+Tdr)、传播前进脉冲用延迟线时，在{τ-(Trc+Tdr)}、传播后退脉冲用延迟线时，并在通过{τ-(Trc+Tdr)}、驱动器14时，由于与Tdr有关，关于Δmsr、Δprp有下式成立Δmsr＝(Trc+Tdr)+{τ-(Trc+Tdr)}＝τ ……(2)Δprp＝Trc+{τ-(Trc+Tdr)}+Tdr＝τ……(3)根据上述(3)，由于Δprp变成τ，因此，作为结果，INTCLKT与EXTCLKT同步。由上述(1)～(3)式确立外部时钟和内部时钟的同步所需要的时间是2τ。
在以上STBD被装载的存储器中，通过在接收机11中停止以外部时钟EXTCLKT开始的外部输入信号、停止存储器内部电路，就会使减小电流损耗成为可能的省电方式。
作为控制省电方式的外部输入信号有CKE。当CKE变为“Low(低电平)”时，就进入省电方式(省电入口(power down entry))，若CKE为“High”，则从省电方式中退出(省电出口)。
STBD的输入部分的接收机11的停止和再起动，通过用接收机接受外部输入信号CLK的信号CKEIN控制。还有，STBD的停止和起动可以通过CKEIN↓(省电入口)、CKEIN↑(省电出口)一次被控制，但在这种情况下，在省电入口和省电出口以外的方式中，不能进行这样的控制。
那么，如果采用STBD作为时钟同步电路，即使停止STBD的工作，在2τ的短时间内，为了能够生成内部时钟(同步时钟)，根据情况，也能够控制STBD工作的停止和起动，谋求减小耗电。
本发明人从那里着手，在特愿平11-187052中，提出在CL(CASLatency)＝2的动作的待机(standby)中可以停止STBD(时钟同步电路)及其控制方法和控制电路。此处，CL称为从读取方式被识别直到实际上数据被输出的时钟数。
以下，简要说明有关该提案。
在半导体存储器中，把能独立地控制的存储单元阵列及其控制电路叫做存储体(BANK)。另外，为了进行数据的读写以及刷新，把选择该存储体叫做存储体激活，把任何一个存储体均未激活的方式也叫做待机。
图25是关于待机的提案。
在待机中，STBD将停止。在CL＝2时，考虑外部时钟为低频率的情况，并在从接受存储体激活(BA)命令起在1个时钟之后接受读取命令时，在t1的定时中，必须同步输出内部时钟INTCLKT。
为此，STBD必须将作为存储体激活命令的对象的EXTCLKT取入内部。
因此，在CL＝2时，不管读取命令的有无，只根据存储体激活命令开始STBD的工作。即，存储体激活(BA)命令被输入之后，即使没有接受读取命令(即使在接受读取命令之外的命令的情况下)，为了起动STBD，在STBD中，将白白地耗损电流。
在上述提议中，由于假定了CL＝2，在被存储体激活的状态中，不管读取命令的有无，STBD是工作了的系统。
图26是表示在待机状态之后，装入存储体激活命令，接着，装入写入命令时的工作波形。若依据上述以往提案，由于只根据存储体激活命令STBD已变成开始再起动的系统，因此，即使在无须内部时钟INTCLKT的t2期间，STBD也工作，并白白地消耗了电流。
装载时钟同步电路的存储器能稳定地进行高速工作，另一方面，与没有装载时钟同步电路的存储器比较，仅在时钟同步电路中消耗的电流，就会使整个芯片的消耗电流增大。为了减小这种缺陷，在存储器内部电路不需要时钟同步电路生成的内部时钟的情况下，希望尽可能地停止时钟同步电路的工作，并减小整个芯片的消耗电流。
但是，在以往的存储器中的时钟同步电路的停止控制系统没有充分确立，因此，没有省电之外方式的具体提案。即使在作者以前所提案的发明中，由于假定了SDRAM的CL＝2，因此，只根据存储体激活命令，就能再起动STBD。
其结果，即使在不需要同步时钟TNTCLKT的读取以外的写入等方式中，STBD也会变成工作状态，从而产生整个芯片的消耗电流增大的问题。
技术内容本发明是为解决这样的问题而产生的，其目的在于在不需要同步时钟INTCLKT的读取以外的写入等方式中，停止STBD，减小整个芯片的消耗电流。
①本发明的时钟同步电路具备以下设备，它们是输入外部时钟的接收机，将所述接收机的输出信号输入、并具有所述接收机具有的延迟时间和作为延迟控制的对象电路具有的延迟时间的合计延迟时间的延迟监视器，由串联连接的多个第1延迟单元构成，并将所述延迟监视器的输出信号只延迟一定时间的第一延迟线，由串联连接的多个第2延迟单元构成，并在将所述延迟监视器的输出信号只延迟一定时间之后，再输出将所述延迟监视器的输出信号只延迟所述一定时间的信号的第2延迟线，决定所述第1和第2延迟线的起动和停止的输入遮断电路，以及控制所述输入遮断电路的动作的控制电路。
②本发明的时钟同步电路具备了以下设备，它们是输入外部时钟的接收机，输入所述接收机的输出信号、并具有所述接收机具有的延迟时间和作为延迟控制对象的电路具有的延迟时间的合计延迟时间的延迟监视器，输出将所述延迟监视器的输出信号只延迟一定时间的信号的延迟线，决定所述延迟线的起动和停止的输入遮断电路，以及控制所述输入遮断电路的动作的控制电路。
③所述控制电路在待机状态时，使所述接收机成为非动作状态，在激活时，使所述接收机成为工作状态。
所述控制电路在待机时和在激活并且数据读取以外的方式时，使所述遮断电路成为非动作状态，在所述激活并且所述数据读取的方式时，使所述输入遮断电路成为工作状态。
当所述输入遮断电路为非工作状态时，所述第1和第2延迟线处于停止状态，当所述输入遮断电路为工作状态时，所述第1和第2延迟线处于起动状态。另外，当所述输入遮断电路为非动作状态时，所述延迟线处于停止状态，当所述输入遮断电路为工作状态时，所述延迟线处于起动状态。
所述输入遮断电路至少由所述延迟监视器和被连接到所述第1延迟线中间的门电路构成。
所述输入遮断电路至少由所述接收机和被连接到所述延迟监视器中间的门电路构成。
所述输入遮断电路至少由所述接收机和被连接到所述第2延迟线中间的门电路构成。
作为所述延迟控制对象的电路是半导体存储器的数据输出电路。 +
④本发明的半导体存储器是使用上述①或②的时钟同步电路生成同步时钟，并在数据读取时与所述同步时钟同步输出数据。所述输入遮断电路在所述数据读取时将所述第1和第2延迟线变为起动状态，而在所述数据读取以外时将所述第1和第2延迟线变为停止状态。所述输入遮断电路在所述数据读取时将所述延迟线变为起动状态，而在所述数据读取以外时将所述延迟线变为停止状态。
所述半导体存储器与所述外部时钟的上升沿和下降沿同步输出所述数据。
⑤本发明提案用于根据情况使时钟同步电路停止和再起动的控制方法。在半导体存储器等集成电路不需要时钟同步电路输出的内部时钟的场合，使时钟同步电路变为停止状态后就会减小整个芯片的消耗电流。本发明尤其在半导体存储器中，适合于CL(CAS Latency)＝3以上的场合。通过在接受读取命令之后进行时钟同步电路的再起动，就能够减小在待机、存储体激活(存储体激活)、刷新、写入等的读取以外的方式中的消耗电流。再者，在数据输出结束的同时，时钟同步电路变为停止状态。
图1是表示涉及本发明的第一实施形态的STBD的方框图。图2是表示图1的门A控制电路的具体例子的示图。图3是表示图1的门B控制电路的具体例子的示图。图4是表示图1的控制脉冲生成电路的具体例子的示图。图5是表示图1的STBD的起动、停止的时序图。图6是表示图1的STBD的效果的时序图。图7是表示涉及本发明的第二实施形态的STBD的方框图。图8是表示在DDRSDRAM中使用的2个时钟的关系的时序图。图9是表示图7的门A控制电路的具体例子的示图。图10是表示图7的门B控制电路的具体例子的示图。图11是表示涉及本发明的第三实施形态的STBD的方框图。图12是表示图11的门ABC控制电路的具体例子的示图。图13是表示图11的STBD的起动、停止的时序图。图14是表示图11的STBD的效果的时序图。图15是表示涉及本发明的第四实施形态的STBD的方框图。图16是表示图15的门ABC控制电路的具体例子的示图。图17是表示涉及本发明的第五实施形态的STBD的方框图。图18是表示图17的门ABC控制电路的具体例子的示图。图19是表示图17的STBD的起动、停止的时序图。图20是表示图17的STBD的效果的时序图。图21是表示涉及本发明的第六实施形态的STBD方框图。图22是表示图21的门ABC控制电路的具体例子的示图。图23是表示以往的STBD的方框图。图24是表示图23的STBD的工作的波形图。图25是表示从图23的STBD的待机到再起动的时序图。图26是表示从图23的STBD的待机到再起动产生问题的示图。
具体实施例方式
以下，参照附图详细说明有关本发明的时钟同步电路。[第一实施形态]图1是表示涉及本发明的第一实施形态的STBD的方框图。
涉及该实施形态的STBD与以往的STBD(图23)不同之点在于用于停止控制的输入遮断门(input shutoff gate)按照新规定设置了2个(门FCLT18、门RCLT19)，并且，控制各门的控制电路也追加了2个(门A控制电路16、B控制电路17)。
图2表示图1的门A控制电路16的具体例子，图3表示图1的门B控制电路17的具体例子，图4表示图1的控制脉冲生成电路13的具体例子。
从待机装入存储体激活命令，接着，关于输入读取命令时的STBD的起动、停止一连串动作将使用图5的时序图说明。
决定STBD的起动、停止的信号是CKEIN、DOENB、BKOR、bACTV、bCOLACTR。
CKEIN是存储器的省电信号，在省电中变成低电平(Low)，除此以外，变成高电平(High)。DOENB是表示读取数据是否被输出的信号，在读取数据被输出期间变成“High”，若读取数据输出结束时变为“Low”。BKOR是表示存储体是否处于激活状态的信号，当存储体在激活状态时，变成“High”，当存储体在待机状态时，变成“Low”。BACTV是辅助BKOR的信号。
在存储器的电路构成方面，从存储体变成激活状态到BKOR成为“High”的延迟时间变得非常长。bACTV在BKOR变成“High”的更前面，将检测存储体激活(BA)命令，并输出“Low”脉冲。bCOLACTR当在存储器内部接受读取命令时，将输出“Low”脉冲。
当存储体在待机状态时，CKEIN变为“High”、bACTV变为“High”、BKOR变为“Low”、DOENB变为“Low”。因此，门A控制电路的输出信号GATEA变为“Low”。另外，由于接受该输出信号GATEA的接收机11变为停止状态，因此，在待机状态时，STBD完全停止。
从该状态装入存储体激活命令。
bACTV输出“Low”脉冲，BKOR也稍微延迟变成“High”，其结果，GATEA也变成“High”。由于GATEA为“High”，所以，接收机11开始工作，并在STBD内部供给外部时钟EXTCLKT作为CLKSTINT。
但是，在该时刻，由于读取命令没有被输入，因此，GATEBT仍旧为“Low”，其结果，门FCLT18和门RCLT19A一起保持关闭(ciose)状态。就是说，在存储体激活命令被输入时刻，只有接收机11和延迟监视器12工作，除此之外的电路通过GATEBT↓保持停止状态，并且内部时钟INTCLKT未被生成。
此后，装入读取命令。
若接收读取命令，那么在存储器内部，bCOLACTR就输出“Low”脉冲。由于接收了该脉冲的门B控制电路17只将满足周期的“High”边缘输入到前进脉冲用延迟线，因此，在确认了被输入到门FCLT18的信号DMOUTT为“Low”之后，使GATEBT变为“High”。
状态保持部分初始化电路接收GATEBT↓(GATEBT的上升边缘)后取消状态保持部分的初始化，并待机置位工作。另一方面，门RCLT19接受GATEBT↓后也变成工作状态，并对后退脉冲用延迟线开始时钟的供给。
作为结果，与EXTCLKT同步的内部时钟INTCLKT在t1被输出。(图5)之后，数据输出结束，再返回到仅仅是存储体激活的状态。若数据输出结束，那么DOENB从“High”变为“Low”。门B控制脉冲在接收“Low”之后取消触发器(图3的“23”)的锁存，使GATEBT变为“Low”。其结果，停止门FCLT18和门RCLT19的工作。
就是说，仅仅是接收机11和延迟监视器12又一次变为工作状态，除此以外的电路通过GATEBT↓(GATEBT的下降边缘)变成停止状态。
另外，由于GATEBT↓通过图4的控制脉冲生成电路内的路径22取消传播中的前进脉冲，因此，仅一次输出和PT信号相同的脉冲DMY-PT。而且，状态保持部分初始化电路15待机再起动后的工作，使状态保持部分的全段返回到复位状态。
之后，变为待机状态。另外，BKOR变为“Low”，接收它的GATEA也变为“Low”。其结果，由于接收机11完全没有接收EXTCLKT，因此，STBD完全停止。
接着，使用图6，说明关于涉及本发明的第一实施形态的STBD的效果。
图6表示图1的STBD的工作波形的主要部分。
该提案在DDR SDRAM中，可能适合于CL＝3以上的情况。
在待机状态中，STBD完全停止。在接受存储体激活命令后，GATEA变为“High”，接收机11和延迟监视器12开始起动。但是，在此时刻，由于门FCLT18和门RCLT是停止状态，因此，STBD也是非工作状态，内部时钟INTCLKT没有生成。
因此，此后即使装入读取命令以外的命令，例如写入命令，STBD也不开始工作，并且不象以往提案的那样白白地消耗电流。
在涉及该第一实施形态的STBD中，在读取命令被输入时，bCOLACTR被输出，并且门FCLT18和门RCLT19变成工作状态。就是说，由于通过读取命令的输入，STBD开始工作，因此同步时钟在t1的前同步信号(preamble)输出。
再有，在数据输出后，STBD再变成停止状态，在存储体激活状态中，仅仅是接收机11和延迟监视器12变成工作状态。即，只有在读取命令的数据输出时，STBD才消耗工作电流，因此能够大大地减小整个芯片的耗损电流。[第二实施形态]图7是表示涉及本发明的第二实施形态的STBD的方框图。
如图8所示那样，在双数据速率SDRAM中，与外部时钟EXTCLKT的上升沿和下降沿的双方边缘同步输出读取数据。因此，关于时钟同步电路也有必要由生成与EXTCLKT的上升沿边缘(rising edge)同步的内部时钟的STBD和生成与EXTCLKT的下降沿边缘(falling edge)同步的内部时钟的STBD构成。
在双数据速率SDRAM等存储器中，也有只根据外部时钟EXTCLKT生成与其上升沿和下降沿双方面边缘同步的内部时钟的场合，此外，也有这样的场合，即，将外部时钟EXTCLKT以及与此相反只偏移半个周期(half cycle)相位的外部时钟EXTCLKT提供给存储器，并根据这些外部时钟EXTCLKT，EXTCLKC生成2个内部时钟。
即，内部时钟INTCLKT的上升沿边缘根据外部时钟EXTCLKT的上升沿边缘生成，内部时钟INTCLKT的下降沿边缘根据外部时钟EXTCLKC的上升沿边缘生成。在这样的控制系统的情况下，在双数据速率SDRAM中，需要EXTCLKT用的STBD和EXTCLKC用的STBD。
图9表示图7的门A控制电路16的具体例子，图10表示图7的门B控制电路17的具体例子。
以下，提到T用的STBD，就意味着外部时钟EXTCLKT用的STBD，提到C用的STBD，就意味着外部时钟EXTCLKC用的STBD。
关于T用的STBD的停止控制系统与在上述第一实施形态中所述的系统完全相同。
因此，只就C用的STBD的停止控制系统进行说明。
控制T用的STBD的停止和再起动的命令全部与EXTCLKT的“High”边缘同步被输入。因此，如果周期τ发生变化，那么该命令和EXTCLKC的“High”边缘的关系也发生变化。为了排除对这样的周期τ的依赖性，将C用的再起动信号相对于T用的GATEBT仅延迟半个周期。
再有，C用的STBD的内部工作与T用的STBD的内部工作完全相同。[第三实施形态]图11表示涉及本发明的第三实施形态的STBD的方框图。
涉及该实施形态的STBD与以往的STBD(图23)比较，设置了2个用于停止控制的输入遮断门(门STBDT21、门FCLT18)，并且，追加了一个控制其门的控制电路(门ABC控制电路20)。
图12表示图11的门ABC控制电路20的具体例子。
在待机状态之后，输入存储体激活(BA)命令，接着，关于在输入了读取命令场合中的STBD的起动、停止的一连串动作，以下，使用图13的时序图进行说明。
在该实施形态中，决定STBD的起动、停止的信号是DOENB、bCOLACTR。
在待机和存储体激活各状态中，bCOLACTR变为“High”，DOENB变为“Low”。为此，门ABC控制电路20的输出信号GATEA变为“Low”。因此，接受GATEA的接收机11是非工作(停止)状态，其结果，STBD完全停止。
之后，装入读取命令。
若接收读取命令，那么，在存储器内部，bCOLACTR输出“Low”脉冲。接收该脉冲后，门ABC控制电路20使GATEA变成“High”。通过GATEA↓(GATEA的上升沿边缘)，接收机11开始工作，并将外部时钟EXTCLKT供给STBD内部作为CLKSTINT。
但是，由于只将满了周期的“High”边缘输入到STBD，因此，在确认了门STBDT的输入节点的CLKSTINT是“Low”之后，使GATECT变为“High”。
由于门STBDT21接受GATECT↑变为工作状态，因此，CLKSTINT作为CLKSTINTD被供给STBD。而且，由于只将满了周期的“High”边缘输入到前进脉冲用延迟线，因此，在检测到门FCLT18的输入节点的DMOUTT为“Low”之后，使门FCLT18变为工作状态。
再有，状态保持部分初始化电路15接受GAREBT↑后取消状态保持部分的初始化，待机置位动作。
结果，与EXTCLKT同步的内部时钟INTCLKT在t1被输出(图13)。
之后，数据输出结束，只返回到Bank Avctive状态。若数据输出结束，那么，DOENB从“High”变化到“Low”。门ABC控制电路接受该低电平后解除触发器(图12的“23”)的锁存，并分别将GATEAT、GATEBT、GATECT变为“Low”。其结果，整个门关闭，接收机11也停止工作。
就是说，STBD完全停止。另外，在GATEBT↓(GATEB的下降沿边缘)在控制脉冲生成电路13中取消了传播中的前进脉冲，因此仅一次输出和PT相同的脉冲信号DYM-PT。而且，状态保持部分初始化电路15待机STBD的再起动后的工作，并将状态保持部分的全段恢复成复位状态。
此后，再进入待机状态。还有，STBD仍旧完全停止。
接下来，使用图14说明关于涉及本发明的第三实施形态的STBD的效果。
图14表示图11的STBD的工作波形的主要部分。
该提案适合于在DDR SDRAM中，例如CL＝4的场合。
仅仅在待机方式和存储体激活方式中，STBD完全停止。就是说，如该图所示那样，在存储体激活方式中，即使输入读取命令以外的命令，例如写入命令，由于STBD没有开始工作，因此，就不会象以往那样白白地消耗电流。
在存储体激活方式中，当读取命令被输入、bCOLACTR被输入时，STBD开始工作，并将同步时钟INTCLKT在t1的前端输出。
再者，在数据输出后，STBD又一次完全停止。另外，只在存储体激活方式中，只有接收机11和延迟监视器12变成工作状态。即，由于只在读取命令的数据输出时，在STBD中消耗工作电流，因此，能大大地减小整个芯片的消耗电流。[第四实施形态]图15是表示涉及本发明的第四实施形态的STBD的方框图。
在双数据速率SDRAM中，与外部时钟EXTCLKT的上升沿和下降沿双方面的边缘同步后输出读取数据。因此，关于时钟同步电路也有必要由生成与EXTCLKT的上升沿边缘同步的内部时钟的STBD和生成与EXTCLKT的下降沿边缘同步的内部时钟STBD构成。
在双数据速率SDRAM等存储器中，也有只根据外部时钟EXTCLKT生成与其上升沿和下降沿双方面的边缘同步的内部时钟的场合，但除此之外，也有将外部时钟EXTCLKT以及与它相对而言只偏移半个周期的外部时钟EXTCLKC提供给存储器，并根据这些外部时钟EXTCLKT、EXTCLKC生成2个内部时钟的场合。
即，内部时钟INTCLKT的上升沿边缘根据外部时钟EXTCLKT的上升沿边缘被生成，而内部时钟INTCLKT的下降沿边缘根据外部时钟EXTCLKC的上升沿边缘生成。在这样的控制系统的场合，在双数据速率SDRAM中需要有EXTCLKT用的STBD和EXTCLKC用的STBD。
图16表示图15的门ABC控制电路20的具体例子。
以下，提到T用的STBD，就意味着外部时钟EXTCLKT用的STBD，提到C用的STBD，就意味着外部时钟EXTCLKC用的STBD。
关于T用的STBD的停止控制系统与在上述第一实施形态中所述的系统完全相同。
因此，只就有关C用的STBD的停止控制系统进行说明。
控制T用的STBD的停止和再起动的命令全部与EXTCLKT的“High(高电平)”边缘同步输入。因此，若周期τ发生变化，那么该命令和EXTCLKC的“High”边缘的延迟关系也起变化。为了排除对这样的周期τ的依赖性，将C用的再起动信号相对于T用的GATECT仅延迟半个周期。
还有，C用的STBD的内部动作与T用的STBD的内部动作完全相同。[第五实施形态]图17表示涉及本发明的第五实施形态的STBD的方框图。
涉及该实施形态的STBD与以往的STBD(图23)比较，设置了2个用于停止控制的输入遮断门(门STBDT21、门FCLT18)，并且，追加1个控制该门的控制电路(门ABC控制电路20)。
图18表示图17的门ABC控制电路20的具体例子。
待机状态之后，输入存储体激活(BA)命令，接着，以下使用图19的时序图说明在输入了读取命令的场合中的STBD的起动、停止的一连串动作。
在该实施形态中，决定STBD的起动、停止的信号是DOENB、bCOLACTRRU。
在Fast Cycle RAM(FCRAM)中，通过连续经过2个周期的2个命令(RDA，LAL)识别1个命令。即，进行读取工作的场合，在第1周期装入RDA命令，在第2周期装入LAL命令。在模式寄存器置位(模式寄存器设置)的场合，在第1周期装入RDA命令，在第2周期装入MRS命令。还有，在第1周期输入RDA命令的模式只是上述2种。
再者，所谓FCRAM是将存取(access)和预充电(precharge)动作管道化(pipeline)，并叫做将SDRAM的t1RC(随机周期-random cycle)缩短为1/2以下、能进行高速读出的存储器的FCRAM。
在待机状态中，bCOLACTRU变为“High”，DOENB变为“Low”。另外，门ABC控制电路20的输出信号GATEA变为“Low”。因此，接受该输出信号的GATEA的接收机11变成停止状态。就是说，在待机状态中，STBD完全停止。
装入RDA(读取)命令。
若接受RDA命令，那么，在存储器内部，bCOLACTRU输出“Low”。接受它之后，门ABC控制电路20将GATEA变为“Hlgh”。接收机11通过GATEA↑(GATEA的上升沿边缘)开始工作，并将外部时钟EXTCLKT供给STBD内部作为CLKSTINT。
但是，为了只将满了周期的“High”边缘输入到STBD内部，在确认了被输入到门STBDT21的CLKSTINT是“Low”后，将GATECT变为“High”。
门STBDT21接受GATECT↑(GATECT的上升沿边缘)后变为工作状态，并将CLKSTINT供给STBD内部作为CLKSTINTD。而且，为了只将满了周期的“High”边缘输入到前进脉冲用延迟线，GATEBT通过检测被输入到门FCLT18的DMOUTT是“Low”之后，将门FCLT18变成工作状态。
状态保持部分初始化电路15接受GATEBT↑(GATEBT的上升沿边缘)后取消状态保持部分的初始化，待机置位动作。
结果，与EXTCLKT同步的内部时钟INTCLKT在t1被输出(图19)之后，如果数据输出结束，那么就只返回到存储体激活状态。若数据输出结束，则DOENB从“High”变为“Low”。门ABC控制电路20接受它之后就取消触发器(图18的“23”)的锁存，并分别将GATEAT、GATEBT、GATECT变成“Low”。其结果，全部门变成停止状态，接收机11也停止工作。就是说，STBD完全停止。
另外，由于在GATEBT↓(GATEBT的下降沿边缘)，在控制脉冲生成电路13中取消传播中的前进脉冲，因此仅一次输出和PT同样的脉冲信号DMY-PT。而且状态保持部分初始化电路15待机再起动后的工作，使状态保持部分的全段返回到复位状态。之后，进入待机状态。STBD仍旧完全停止。
那么，作为第2周期的命令，MSET，就是说，即使在输入了模式寄存器设置的场合，由于bCOLACTRU通过第1周期的命令(RDA)已经被输出，因此，STBD开始工作。
但是，由于不使STBD徒劳地工作，因此实行以下的策略。若输入模式寄存器设置，则在存储器内部，bMSET输出“Low”脉冲。门ABC控制电路20检测该bMSET，并在第1周期的bCOLACTRU中，取消触发器(图18的“23”)的锁存，再一次进行将一度上升到“High”的GATEA信号返回到“Low”的控制。
结果，在模式寄存器设置命令的场合，STBD就会不工作。
接着，使用图20，说明关于涉及本发明的第五实施形态的STBD的效果。
图20表示图17的STBD的工作波形的主要部分。
该提案在DDR FCRAM中，例如，适合于CL＝3的场合。
在待机状态中，STBD完全停止。如该图所示，在待机状态中，即使输入写入命令(WRA+LAL)，由于STBD没有开始工作，因此，不象以往提议那样写入徒劳地消耗电流。
在待机状态中，若输入读取(RDA+LAL)命令，那么，bCOLACTRU被输出，STBD变成工作状态。其结果，同步时钟INTCLKT在t1的前端被输出。数据输出后，STBD又一次完全停止。这样，由于只在读取命令的数据输出时，在STBD中消耗工作电流，因此，能够大大地减小整个芯片的消耗电流。[第六实施形态]图21是表示涉及本发明的第6实施形态的STBD的方框图。
在双数据速率FCRAM中，与外部时钟EXTCLKT的上升沿和下降沿双方的边缘同步输出读取数据。因此，关于时钟同步电路也有必要由生成与EXTCLKT的上升沿边缘同步的内部时钟的STBD和生成与EXTCLKT的下降沿边缘同步的内部时钟的STBD构成。
在双数据速率FCRAM等存储器中，也有只根据外部时钟EXTCLKT与其上升沿和下降沿的双方边缘同步生成内部时钟的场合，但除此之外，也有将外部时钟EXTCLKT和与它相对而言只偏移了半个周期相位的外部时钟EXTCLKC提供给存储器，并根据这些外部EXTCLKT、EXTCLKC生成2个内部时钟的场合。
即，内部时钟INTCLKT的上升沿边缘根据外部时钟EXTCLKT的上升沿边缘被生成，内部时钟INTCLKT的下降沿边缘根据外部时钟EXTCLKC的上升沿边缘被生成。在这样的控制系统的场合，在双数据速率SDRAM中，需要EXTCLKT用的STBD和EXTCLKC用的STBD。
图22表示图21的门ABC控制电路20的具体例子。
以下，提到T用的STBD就意味着外部时钟EXTCLKT用的STBD，提到C用的STBD，就意味着外部时钟EXTCLKC用的STBD。
关于T用的STBD的停止控制系统，与在上述第一实施形态中所述的系统完全相同。
因此，只就C用的STBD的停止控制系统进行说明。
控制T用的STBD的停止控制系统全部与EXTCLKT的“High”边缘同步而被输入。因此，若周期τ发生变化，那么，它的命令和EXTCLKC的“High”边缘的延迟关系也发生变化。为了排除对该周期τ的依赖性，只将C用的再起动信号相对于T用的GATECT延迟半个周期。
还有，C用的STBD的内部动作与T用的STBD的内部动作完全相同。
以上，如所说明的那样，依据本发明，在不需要同步时钟INTCLKT的读取以外的写入等方式中，使STBD完全停止，从而能够减小整个芯片的消耗电流。具体地说，在半导体存储器的CL(CASLatency)＝3以上的场合，在待机、存储体激活、刷新、写入等的读取以外的方式中，STBD处于停止状态，并能够减小整个芯片的消耗电流。
权利要求
1.时钟同步电路的特征在于，它具备以下设备，它们是输入外部时钟的接收机；将所述接收机的输出信号输入、并具有所述接收机具有的延迟时间和作为延迟控制对象的电路具有的延迟时间的合计延迟时间的延迟监视器；由串联连接的多个第1延迟单元构成、并将所述延迟监视器的输出信号只延迟一定时间的第1延迟线；由串联连接的多个第2延迟单元构成、将所述延迟监视器的输出信号只延迟一定时间后再输出将所述延迟监视器的输出信号只延迟所述一定时间的信号的第2延迟线；决定所述第1和第2延迟线的起动和停止的输入遮断电路，以及控制所述输入遮断电路的动作的控制电路。
2.时钟同步电路的特征在于，它具备以下设备，它们是输入外部时钟的接收机；输入所述接收机的输出信号、具有所述接收机具有的延迟时间和作为延迟控制对象的电路具有的延迟时间的合计延迟时间的延迟监视器；输出将所述延迟监视器的输出信号只延迟一定时间的信号的延迟线；决定所述延迟线的起动和停止的输入遮断电路，以及控制所述输入遮断电路的动作的控制电路。
3.权利要求1或2记载的时钟同步电路的特征在于，所述控制电路在待机状态时，将所述接收机变为非工作状态，在激活时，将所述接收机变为工作状态。
4.权利要求1记载的时钟同步电路的特征在于，所述控制电路在待机时和在激活并且数据读取以外的方式时，将所述输入遮断电路变成非工作状态，在所述激活并且所述数据读取的方式时，将所述输入遮断电路变成工作状态。
5.权利要求4记载的始终同步电路的特征在于，当所述输入遮断电路是非工作状态时，所述第1和第2延迟线处于停止状态，所述输入遮断电路是工作状态时，所述第1和第2延迟线处于起动状态。
6.权利要求2记载的时钟同步电路的特征在于，所述控制电路在待机时和激活并且数据读取以外的方式时，将所述输入遮断电路变成非工作状态，在所述激活并且所述数据读取的方式时，将所述输入遮断电路变成工作状态。
7.权利要求6记载的时钟同步电路的特征在于，当所述输入遮断电路是非工作状态时，所述延迟线处于停止状态，所述输入遮断电路是工作状态时，所述延迟线处于起动状态。
8.权利要求1记载的时钟同步电路的特征在于，所述输入遮断电路至少由被连接在所述延迟监视器和所述第1延迟线之间的门电路构成。
9.权利要求1记载的时钟同步电路的特征在于，所述输入遮断电路至少由被连接在所述接收机和所述延迟监视器之间的门电路构成。
10.权利要求1记载的时钟同步电路的特征在于，所述输入遮断电路至少由被连接在所述接收机和所述第2延迟线之间的门电路构成。
11.权利要求1或2记载的时钟同步电路的特征在于，作为所述延迟控制对象的电路是半导体存储器的数据输出电路。
12.半导体存储器的特征在于，使用权利要求1记载的时钟同步电路生成同步时钟，在数据读取时，与所述同步时钟同步输出数据。
13.权利要求12记载的半导体存储器的特征在于，所述输入遮断电路在所述数据读取时，使所述第1和第2延迟线变为起动状态，在所述数据读取以外时，使所述第1和第2延迟线变为停止状态。
14.半导体存储器的特征在于，与权利要求2记载的时钟同步电路同步生成同步时钟，在数据读取时，与所述同步时钟同步输出数据。
15.权利要求14记载的半导体的特征在于，所述输入遮断电路在所述数据读取时，将所述延迟线变成起动状态，在所述数据读取以外时，将所述延迟线变为停止状态。
16.权利要求12或14记载的半导体存储器的特征在于，所述半导体存储器与所述外部时钟的上升沿和下降沿同步输出所述数据。
全文摘要
本发明提供一种时钟同步电路,使得在读取以外的方式中,时钟同步电路不消耗电流。根据情况使时钟同步电路停止和再起动。具体地说,在不需要同步时钟的场合,例如,在待机、激活、刷新、写入时等的读取以外的方式时,使时钟同步电路停止。另外,在读取时,为了输出数据,使同步时钟成为必要,使时钟同步电路工作,并生成同步时钟。在读取方式中,考虑时钟同步电路的再起动和前同步信号,将从读取命令被输入到实际上数据被输出所需要的时钟数,即,将CL设置为3以上。
文档编号G06F1/10GK1346131SQ0113392
公开日2002年4月24日 申请日期2001年8月20日 优先权日2000年9月28日
发明者加藤光司, 大岛成夫 申请人:株式会社东芝