专利名称：用于集成电路中互连布局的方法及装置的制作方法
技术领域：
本发明具体实施例概略有关于半导体组件，并且特别是关于ー种用于集成电路(IC)中互连布局的方法及装置。
背景技术：
利用互补性金属氧化物半导体(CMOS)技术所制作的集成电路(IC)易于受到a粒子的影响。a粒子可能会在该IC的运作过程中造成単一事件瑕失或软性错误。尤其，a粒子在当通过半导体组件接合时可能会导致离子辐射。离子辐射可能会对各种半导体结构，像是存储器单元memory cell (即如静态随机存取存储器(SRAM)，像是传统的6-晶体管或6T-SRAM)的状态造成扰乱或纷荡。a粒子的常见来源为运用于IC组构、封装及/或架置处理的凸块材料。例如，「塌陷高控芯片连接(C4)」封装技术即运用经沉积于该IC的焊料可湿化金属終端上的焊料凸块以及一基板上的焊料可湿化终端的匹配形迹。焊料通常会含有重量百分比约95%至97%的铅(Pb)，而其余部份则为锡(Sn)，然确能运用其他的材料和材料百分比。一般说来，用于凸块的常见材料为铅或铅合金。即如业界所众知，铅是ー种a粒子的来源。来自焊料凸块的a粒子可穿透IC的互连层并且触抵底层的半导体结构，从而潜在地造成前述的单一事件瑕失。在典型的IC焊垫布局里(亦即焊球的焊料可湿化终端的布局)，底层的金属层并非依循特定样式。因此，一IC的互连可在多个覆层上的金属里含有大型的重合空间。以这种方式，垂直信道可经由该互连而存在，然a粒子却能在此穿透至底层的半导体结构。所以，业界需要一种用于一集成电路(IC)内的互连布局而足能克服前述缺点的方法及装置。
发明内容
ー种有关于集成电路设计的方法(例如以计算机所执行的方法)的具体实施例。在此具体实施例里，可根据对于该集成电路的设计规格数据来产生描述该集成电路中一基板上的导体层的布局数据。所述导体层包含连附焊垫的最顶层。该布局数据内的金属结构可经修改，藉以将位于所述连附焊垫各个下方的ー门坎值容积内的导体层的重叠平面里的金属密度最大化。该布局数据的描述可为产生在ー或更多用以制造该集成电路的遮罩上。在本具体实施例里，该修改可包含，对于所述连附焊垫各个，移动在所述导体层的一或更多个上的通孔，藉以在该门坎值容积内的导体层的重叠平面里产生连续金属。该修改可包含，对于所述连附焊垫各个，移动所述导体层内经垂直地堆叠于该门坎值容积内的导体层里的另一通孔的上方或下方的各个通孔。该修改可包含，对于所述连附焊垫各个，将虚设金属结构设置在该门坎值容积内的导体层的一或更多个上。该修改可包含，对于所述连附焊垫各个，将该门坎值容积内的导体层的一或更多个里的金属结构间的间隔予以最小化。该修改可包含，对于所述连附焊垫各个，移动或设置所述导体层之ー或更多个上的金属结构，藉以将该门坎值容积内的导体层的重叠平面里的非金属孔洞予以最小化。该修改可包含，对于所述连附焊垫各个，调整该门坎值容积内的导体层的一或更多个上的金属结构维度。另一具体实施例是有关于用以设计一集成电路的装置。在本具体实施例里，该装置可包含一装置，此装置是用以根据对于该集成电路的设计规格数据来产生描述该集成电路中一基板上的导体层的布局数据，其中所述导体层可包含连附焊垫的最顶层。该装置可进ー步包含一装置，此装置是用以修改该布局数据内的金属结构以将位于所述连附焊垫各个下方的ー门坎值容积内的导体层的重叠平面内的金属密度最大化，同时包含一装置，此装置是用以在ー或更多用以制造该集成电路的遮罩上产生该布局数据的描述。在本具体实施例里，该用以修改的装置可包含一装置，此装置是用以，对于所述连附焊垫各个，移动在所述导体层之ー或更多个上的通孔，藉以在该门坎值容积内的导体层的重叠平面里产生连续金属。该用以修改的装置可包含一装置，此装置是用以，对于所述连附焊垫各个，移动所述导体层内经垂直地堆叠于该门坎值容积内的导体层里的另一通孔的上方或下方的各个通孔。该用以修改的装置可包含一装置，此装置是用以，对于所述连附焊垫各个，将虚设金属结构设置在该门坎值容积内的导体层的一或更多个上。该用以修改的 装置可包含一装置，此装置是用以，对于所述连附焊垫各个，将该门坎值容积内的导体层的一或更多个里的金属结构间的间隔予以最小化。该用以修改的装置可包含一装置，此装置是用以，对于所述连附焊垫各个，移动或设置所述导体层之ー或更多个上的金属结构，藉以将该门坎值容积内的导体层的重叠平面里的非金属孔洞予以最小化。该用以修改的装置可包含一装置，此装置是用以，对于所述连附焊垫各个，调整该门坎值容积内的导体层的一或更多个上的金属结构维度。又另一具体实施例是有关于ー种计算机可读取媒体，而于其上储存有多项指令，当所述指令由ー处理器执行吋，能够令该处理器执行设计ー集成电路的方法。在此具体实施例里，该方法可包含根据对于该集成电路的设计规格数据来产生描述该集成电路中一基板上的导体层的布局数据，其中所述导体层可包含连附焊垫的最顶层。该方法可进ー步包含修改该布局数据内的金属结构以将位于所述连附焊垫各个下方的ー门坎值容积内的导体层的重叠平面内的金属密度最大化，同时包含在ー或更多用以制造该集成电路的遮罩上产生该布局数据的描述。在本具体实施例里，该修改可包含，对于所述连附焊垫各个，移动在所述导体层之一或更多个上的通孔，藉以在该门坎值容积内的导体层的重叠平面里产生连续金属。该修改可进一歩包含，对于所述连附焊垫各个，移动所述导体层内经垂直地堆叠于该门坎值容积内的导体层里的另一通孔的上方或下方的各个通孔。该修改可包含，对于所述连附焊垫各个，将虚设金属结构设置在该门坎值容积内的导体层的一或更多个上。该修改可进ー步包含，对于所述连附焊垫各个，将该门坎值容积内的导体层的一或更多个里的金属结构间的间隔予以最小化。该修改可进ー步包含，对于所述连附焊垫各个，调整该门坎值容积内的导体层的一或更多个上的金属结构维度。另一具体实施例是有关于半导体组件，此半导体组件可含有一基板；一位于该基板上的互连堆叠，其中该互连堆叠可包含多个通孔；以及位于该互连堆叠上的材料，其中该材料可产生a粒子，并且其中所述通孔是经交错，使得所述a粒子并无垂直通道可供经其而触抵该基板。
在此具体实施例里，该互连堆叠可进ー步含有一位于在该基板的第一层；一位干该第一层上的所述通孔第一子集合；一位于所述通孔第一子集合上的第二层；一位于该第ニ层上的所述通孔第二子集合；以及一位于所述通孔第二子集合上的第三层。该互连堆叠可进ー步含有一位于该第三层上的所述通孔第三子集合；一位于所述通孔第三子集合上的第四层；一位于该第四层上的所述通孔第四子集合；一位于所述通孔第四子集合上的第五层；该第五层上的连附焊垫；以及该第一层、所述通孔第一子集合、该第二层、所述通孔第ニ子集合、该第三层、所述通孔第三子集合、该第四层、所述通孔第四子集合与该第五层之间的介电材料，其中该材料是在该连附焊垫上。所述通孔第一子集合、所述通孔第二子集合、所述通孔第三子集合及所述通孔第四子集合可经交错，使得该介电材料内并无垂直通道可供a粒子触抵该基板。所述通孔第一子集合、所述通孔第二子集合、所述通孔第三子集合及所述通孔第四子集合可经交错，使得所述多个通孔中并无ー个为垂直地对准于所述多个通孔的另ー个。该材料可为ー焊球。
随附图式显示根据ー或更多特点的(多项)示范性具体实施例；然该(等)随附图式不应被视为将本发明局限于该(等)所示具体实施例，而应仅供诠释及了解的目的。图I是一区块图，其中描述根据一或更多特点适用于执行本掲示处理程序的计算机的示范性具体实施例；图2是一区块图，其中描述根据一或更多特点一 IC设计系统的示范性具体实施例；图3是一流程图，其中描述根据ー些具体实施例设计ー IC的方法；以及图4是ー IC的示范性布局的截面图。
具体实施例方式在此说明一种用于集成电路(IC)中互连布局的方法及装置。在ー些具体实施例里，一 IC的布局是经产生以使得在焊料凸块连附焊垫与底层半导体结构间的a粒子阻断材料的量值为最大化。一 IC的互连包含各种依照特定样式的金属化覆层。所述金属可包含铜(Cu)、铝(Al)等等。所述金属能够阻断a粒子。在整个所述互连覆层处(即如在连附焊垫的下方)特定地设置金属导体及通孔可透过建立由布局及布局验证软件所使用的规则以令该金属量值最大化。这些规则可运作俾确保该互连内的金属更为均匀，并且拥有微少或全无a粒子能够穿透于此的垂直通道。藉由阻断a粒子而无法触抵该IC的主动半导体范围，一具体实施例可有利地減少像是存储器単元内的単一事件瑕失的软性错误。可參照下列图式以了解所述及其他特点。图I是一区块图，其中描述根据一或更多特点适用于执行本掲示处理程序的计算机100的示范性具体实施例。该计算机100包含一处理器101、一存储器103、各种支持电路104以及ー I/O接ロ 102。该处理器101可含有一或更多业界众知的微处理器。该处理器101的支持电路104包含传统的快取、电カ供应器、频率电路、数据缓存器、I/O接ロ等等。该I/O接ロ 112可为直接地耦接于该存储器103，抑或透过该处理器101所耦接。该I/O接ロ 102是耦接于各种输入设备111 (即如键盘、鼠标等等)以及输出装置112 (即如显示器、打印机等等)。该存储器103可储存多项处理器可执行指令，以及/或者能够由该处理器101执行且/或使用的数据。这些处理器可执行指令可包含硬件、固件、软件等等，或是所述的一些组合。拥有经储存在该存储器103内的处理器可执行指令的模块包含集成电路(IC)设计系统150。该计算机100可藉ー操作系统154所程序设计，此操作系统可为业界所众知之任何类型的操作系统。该操作系统154的至少一部份可为设置在该存储器103内。该存储器103可包含下列项目之ー或更多个，即随机存取存储器、只读存储器、磁性电阻读/写存储器、光学读/写存储器、高速缓存、磁性 读/写存储器等等，以及如后文所述的计算机可读取媒体。一具体实施例是经执行如为运用于ー计算机系统的程序产品。该程序产品的(多个)程序定义具体实施例的功能，并且能够纳入在各种计算机可读取媒体上，包含例如
(i)经永久地储存于非可写入储存媒体上的信息(即如计算机内的只读存储器装置，像是可由CD-ROM碟机或DVD-ROM碟机读取的CD-ROM或DVD-ROM盘片)；以及(ii)储存在可写入储存媒体上的可更改信息(即如软盘驱动器内的软盘片或者硬盘机或是可读/写CD或可读/写DVD)。此等计算机可读取媒体在当载荷计算机可读取指令时即代表一或更多具体实施例。图2是一区块图，其中描述根据一或更多特点一 IC设计系统150的示范性具体实施例。该系统150含有一设计规格模块202、一布局模块204、一布局验证模块208及一遮罩(mask)写入模块212。该设计规格模块202是经组态设定以建立ー组IC设计的规格，并且产生该设计的晶体管层级及/或门器层级描述。所述规格通常描述该项设计的所预期功能性，并且可定义各种參数的数值，像是最大可容允延迟时间、设定及保持时间、操作频率、操作条件、硅质区域限项、功率消散限项等等。该设计规格模块202可提供一图式编辑器或其他类型的编辑器，让设计者能够绘画、放置及连接个别电路组件以产生该晶体管层级及/或门器层级描述，又称为网络连线表(Netlist)。该布局模块204可响应于该网络连线表产生对于该项设计的布局数据。该布局数据描述待予应用于该集成电路电路及导体互连的实际制作的(多个)遮罩层(masklayers)的几何性与相对定位。该布局数据亦包含定义该集成电路内的特定组件集合的单元。単元通常包含在为制作所述个别组件所必要的所有覆层上的所有多边形。単元可为巢化于其他的単元内，如此通常是按极为错综复杂的排置方式。単元的结构提供一种阶层性。该布局数据的多边形的常用格式为GDS II (图形设计系统II)或是CIF(加州理工中介格式)。该布局验证模块208是经组态设定以对来自于该布局模块204的布局数据进行处理。一旦该布局模块204产生出一布局之后，该布局验证模块208即验证该布局。此项验证包含确保既已适当地执行从连接表至布局的转换作业，并且所产生的布局符合ー些几何设计规则。此等布局验证作业通常称为「布局相对于略图(LVS)」以及「设计规则检查(DRC)J作业。若该布局验证模块208在该布局数据里侦测到错误，则可叫用该布局模块204以修改该布局数据俾对所述错误进行校正。在一些情况下，所述错误会致使必须叫用该设计规格模块202以利修改该项设计。该遮罩写入模块212可在用于IC制造的遮罩上产生该布局数据的描述。
该布局模块204可由用户叫用以进行人工布局，可自该网络连线表自动地产生ー布局，或是两者的组合。当产生布局时，该布局模块204可叫用各种布局规则(自动地施用或是透过对使用者进行知会)。在ー些具体实施例里，由该布局模块204所执行的布局规则包含对在一将于其上制作焊料凸块的连附焊垫下方处的金属量值予以最大化的规则(「a粒子减缓」规则)。所述a粒子减缓规则可运作以防止构成通过该互连而仅含极微或甚无金属俾阻挡a粒子的垂直通道。在ー些具体实施例里，亦可视需要在该布局验证模块208里执行所述规则。換言之，该布局验证模块208可并同其他的已知规则来实施所述a粒子减缓规则以验证该布局。因此，可在该布局模块204、该布局验证模块208或两者内执行ーa粒子减缓子模块214，藉以叫用并实施所述a粒子减缓规则以及本掲示所述的要求。熟谙本项技艺之人士将能了解该a粒子减缓子模块214亦可连同于该布局模块204和该布局验证模块208而经执行如一单立性模块。在ー些具体实施例里，该a粒子减缓子模块214可执行下列规则及/或要求或是所述的任何组合(I)可填入一或更多互连层上的通孔以将制造技术能够供允的密度最大化。亦即，ー规则/要求可在一或更多互连层上放置通孔而使得所述通孔的超位置留下极微或甚无垂直通道。(2)可増置虚设金属结构(即填入)以将在一或更多互连层上的金属间隔減少至一最小门坎值(即技术上可允许的)。(3)可调整金属结构的维度(即如宽度、长度)以将在一或更多互连层上的金属间隔减少至一最小门坎值。(4)禁制通孔「堆叠」，亦即在两个或更多互连层上的通孔的垂直对准。相反地，即如前述(I)项，可将通孔自ー覆层位移至次一层藉以将通孔密度最大化。应了解跨于所述互连层上可存在众多的可能金属导体/通孔布局。因此，可产生额外的规则/要请求以使得跨于所述互连层上的金属密度能够在技术限项之内为最大化，藉此減少或消除a粒子可穿透于其而抵达所述半导体结构的垂直信道。图3是一流程图，其中描述根据ー些具体实施例设计ー IC的方法300。该方法300可由该IC设计系统150执行。例如，可由该布局模块204、该布局验证模块206或两者执行该方法300以执行该a粒子子模块214。或另外，可由一分别模块，或是即如前文所述并同于该布局模块204及/或该布局验证模块206之一或更多个,来执行该方法300。该方法起始于步骤302处，在此获得提供对于ー IC的设计规格的网络连线表数据。在步骤304处，根据该网络连线表数据里的设计规格来产生描述该IC中一基板上的导体层的布局数据。在步骤306处，该布局数据内的金属结构是经修改以将位于所述连附焊垫各个下方的ー门坎值容积内的导体层的重叠平面里的金属密度最大化。換言之，在ー门坎值范围，称为门坎值容积，内之各个连附焊垫下方的金属结构是经修改。所述导体层之ー或更多个上的金属结构是经修改以将延伸至该基板的垂直通道最小化。如此，若所有的导体层皆为重叠于该基板之上(称为重叠平面)，则理想上该金属重叠可获致连续的金属薄片。该重叠平面内的任何非金属孔洞就表示出现有延伸穿过该基板的导体层的垂直通道。因此，在步骤306处，可修改该布局以将该重叠平面内的金属密度最大化。換言话说，该布局数据是经修改以将该重叠平面内的非金属孔洞最小化。步骤304及306虽经描述为分别的循序步骤，然应了解可在产生布局数据的过程中同时地执行此等步骤。步骤306可包含如下所述的ー或更多子步骤。在步骤308处，可移动ー或更多导体层上的通孔，藉以在各个连附焊垫的门坎值容积内的导体层的重叠平面里产生连续金属。換言之，所述通孔可按将该互连内之垂直信道最小化的方式所位移彼此。在步骤310处，于各连附焊垫的门坎值容积里，移动所述导体层内经垂直地堆叠于所述导体层里另一通孔的上方或下方的各个通孔。藉由通孔交错，即可将垂直通道最小化。在步骤312处，可在各连附焊垫的门坎值容积内的一或更多导体层上放置虚设金属结构。「虚设金属结构」为构成于ー覆层上然在该IC的电性规格中并未使用的金属。虚设金属结构可为选择性地设置藉以降低或消除垂直通道。在步骤314处，于各连附焊垫的门坎值容积内，将ー或更多导体层内的金属结构间的间隔最小化。该金属间隔的最小化必须保持在所述技术限项内。在步骤316处，可在一或更多导体层上设置金属结构，藉以将各个连附焊垫的门坎值容积内的导体 层的重叠平面里的非金属孔洞最小化。最小化该重叠平面内的非金属孔洞虽能获得与最大化该重叠平面内的金属密度相同的结果，然这两项操作在算法上确有所差异，并且，给定特定的布局，其中ー个可能会较另ー个更有效率。在步骤318处，于各连附焊垫的门坎值容积内，调整所述导体层之ー或更多个上的金属结构维度。图4是一不范性布局400的截面图。该布局400含有一基板402及一互连404。该互连404含有五个由介电材料412所分隔的覆层404-1到404-5。应了解该互连404可拥有较多或较少的导体层，即如实际的IC可具有远多的覆层(像是12个以上的覆层)。ー连附焊垫406是经显示为该互连404的最顶导体层的一部份。该连附焊垫406是经组态设定以支撑ー焊球410。在该布局400中所显示的互连404局部可被视为与该连附焊垫406相关联的门坎值容积。因此，该门坎值容积内的金属结构是经排置俾最大化所述导体层404-1到404-5的重叠里的金属密度，藉此阻挡由该焊球410所发射的a粒子。尤其，该互连404进ー步含有互连所述导体层404-1至404_5的不同的通孔408。即如本范例中所示，所述通孔408是经交错，理由是无一通孔408为垂直地对准于另一通孔408。藉由交错所述通孔408，该连附焊垫406与该基板402之间并不会存在有穿过该互连堆叠404的介电材料412的垂直通道。因而可在该连附焊垫406的门坎值容积里消除掉a粒子随能穿透的路径。应了解图4所示的互连404的排置方式仅为示范性。实际布局可能拥有相异、更加复杂的金属结构排置，然图4所示原理确维持相同。因此，所述金属结构可经排置，藉以減少或消除在该介电物里a粒子随能穿透并抵达该基板的垂直通道。前文中虽叙述(多项)根据ー或更多特点的示范性具体实施例，然确能设计根据一或更多特点的其他和进ー步具体实施例而不致悖离其范畴，此范畴应由后载申请专利范围以及其等同项目所決定。所述(多个)列述步骤的申请专利范围并不意味所述步骤的任何次序。商标为其等的个别所有权人的财产。
权利要求
1.一种设计一集成电路的方法，其包含 根据该集成电路的设计规格数据来产生描述该集成电路在一基板上的导体层的布局数据，所述导体层包含ー连附焊垫的最顶层； 修改该布局数据内的金属结构，以将位于所述连附焊垫的各个下方的一门坎值容积内的导体层的重叠平面里的金属密度最大化；以及 在ー或更多用以制造该集成电路的遮罩masks上产生该布局数据的ー描述。
2.如申请专利范围第I项所述的方法，其中该修改包含 对于所述连附焊垫的各个，移动在所述多个导体层的一或更多个上的通孔，以在该门坎值容积内的该导体层的该重叠平面里产生连续金属。
3.如申请专利范围第I或2项所述的方法，其中该修改包含 对于所述连附焊垫的各个，移动所述导体层内是垂直地堆叠于该门坎值容积内的该导体层里的另一通孔的上方或下方的各个通孔。
4.如申请专利范围第I项所述的方法，其中该修改包含 对于所述连附焊垫的各个，将虚设金属结构设置在该门坎值容积内的该导体层的ー或更多个上。
5.如申请专利范围第I至4项中任一项所述的方法，其中该修改包含 对于所述连附焊垫的各个，将该门坎值容积内的该导体层的ー或更多个里的金属结构间的间隔予以最小化。
6.如申请专利范围第I至5项中任一项所述的方法,其中该修改包含 对于所述连附焊垫的各个，移动或设置所述导体层之ー或更多个上的金属结构，以将该门坎值容积内的该导体层的该重叠平面里的非金属孔洞予以最小化。
7.如申请专利范围第I至6项中任一项所述的方法，其中该修改包含 对于所述连附焊垫的各个，调整该门坎值容积内的该导体层的ー或更多个上的金属结构的维度。
8.—种半导体组件，其包含 一基板； 一位于该基板上的互连堆叠，其中该互连堆叠含有多个通孔；以及 一位于该互连堆叠上的材料，其中该材料产生a粒子， 其中所述多个通孔是经交错使得并无该a粒子能够穿过而抵达该基板的垂直通道。
9.如申请专利范围第8项所述的半导体组件，其中该互连堆叠进一歩包含 一位于该基板上的第一层； 一位于该第一层上的所述多个通孔的第一子集合； 一位于所述多个通孔的该第一子集合上的第二层； 一位于该第二层上的所述多个通孔的第二子集合；以及 一位于所述多个通孔的第二子集合上的第三层。
10.如申请专利范围第9项所述的半导体组件，其中该互连堆叠进一歩包含 一位于该第三层上的所述多个通孔的第三子集合； 一位于所述多个通孔的第三子集合上的第四层； 一位于该第四层上的所述多个通孔的第四子集合；一位于所述多个通孔的第四子集合上的第五层； 一位于该第五层上的连附焊垫；以及 一介电材料，其位于该第一层、所述多个通孔的该第一子集合、该第二层、所述多个通孔的该第二子集合、该第三层、所述多个通孔的该第三子集合、该第四层、所述多个通孔的该第四子集合以及该第五层之间， 其中该材料是位于该连附焊垫上。
11.如申请专利范围第10项所述的半导体组件，其中所述多个通孔的该第一子集合、所述多个通孔的该第二子集合、所述多个通孔的该第三子集合及所述多个通孔的该第四子集合是经交错，使得该介电材料内并无垂直通道可供该a粒子经此而触抵该基板。
12.如申请专利范围第10项所述的半导体组件，其中所述多个通孔的该第一子集合、所述多个通孔的该第二子集合、所述多个通孔的该第三子集合及所述多个通孔的该第四子集合是经交错，使得所述多个通孔无ー个是垂直地对准所述多个通孔的另ー个。
13.如申请专利范围第8至12项中任一项所述的半导体组件，其中该材料是ー焊球。
全文摘要
一种有关于集成电路(IC)设计的方法(例如以计算机所执行的方法)的具体实施例。在此具体实施例里，可根据对于该集成电路的设计规格数据来产生描述该集成电路中一基板(402)上的导体层(404-1、404-2、404-3、404-4、404-5)的布局数据(400)。所述导体层包含连附焊垫(406)的最顶层。该布局数据内的金属结构(408)是经修改，藉以将在所述连附焊垫(406)各个下方的一门坎值容积内的导体层(404-1、404-2、404-3、404-4、404-5)的重叠平面里的金属密度最大化。该布局数据(400)的描述是产生在一或更多用以制造该集成电路的遮罩上。藉由将该重叠平面内的金属密度最大化，即可减少或消除穿过该互连内的介电材料(412)的垂直通道。因此，α粒子无法随即穿透该互连并触抵该底层基板(402)，从而减少像是存储器单元内的单一事件瑕失的软性错误。
文档编号G06F17/50GK102770867SQ201080062519
公开日2012年11月7日 申请日期2010年12月21日 优先权日2010年1月29日
发明者麦可·J·哈特 申请人:吉林克斯公司