捕获集成电路芯片与芯片封装体之间的互耦合效应的制作方法

捕获集成电路芯片与芯片封装体之间的互耦合效应的制作方法
【专利摘要】本发明提供了使用电子设计自动化（EDA）工具捕获集成电路芯片与芯片封装体之间的互耦合效应的系统和方法。具体而言，提供了一种在计算机基础设施中实施的用于设计集成电路芯片的方法。该方法包括编译过程技术参数，所述过程技术参数描述所述集成电路芯片的封装体和芯片-封装体耦合的电学行为。该方法还包括生成包括编译后的过程技术参数的寄生技术文件。
【专利说明】捕获集成电路芯片与芯片封装体之间的互耦合效应
【技术领域】
[0001]本发明涉及电路设计，更具体地，涉及使用电子设计自动化(EDA)工具捕获(capture)集成电路芯片与芯片封装体(chip package)之间的互稱合效应的系统和方法。
【背景技术】
[0002]随着技术继续按比例缩小到亚微米范围，应用向着更高频率和更高集成水平前进，使得来自互连布线的寄生效应显著影响集成电路性能。例如，来自互连布线的寄生效应在集成电路的定时、功率、增益、匹配网络、可靠性和噪声性能方面扮演着重要角色，使得来自互连布线的寄生效应不能再被忽略，否则集成电路可能发生故障。
[0003]具体而言，亚微米集成电路设计者面对的挑战之一是来自半导体管芯或芯片与芯片封装体之间的互连布线(例如芯片-封装体稱合(chip-package coupling))的寄生效应的问题。更具体而言，由于芯片和封装体(焊料凸起(solder bump)和第一封装金属层)被设置为非常紧邻这一事实，当使用倒装芯片技术封装时半导体管芯或芯片之间的相互作用可引起芯片和封装体之间显著的寄生耦合效应。芯片是在其中形成集成电路的诸如硅的半导体材料，而芯片封装体是在其上安装一个或多个芯片的衬底，例如是陶瓷层压封装体或印刷电路板。芯片封装体提供将内部芯片部件连接到外部电路的工具。芯片-封装体耦合已经变成成功预测芯片上集成电路的性能的主要因素。
[0004]为了在集成电路的布图后分析期间考虑来自互连布线的寄生效应，有必要在集成电路设计中为存在于各种器件之间的物理连接创建电学模型。该处理通常被称为寄生提取(parasitic extraction, PEX)。然而,传统PEX方法仅捕获芯片级稱合并且默认采用安装的封装体而不考虑芯片与芯片封装体之间的互耦合效应。
[0005]预测集成电路的性能时为了考虑芯片-封装体耦合的一般惯例包括使用电磁(EM)仿真器来模拟芯片封装体效应以及评估芯片-封装体耦合。然而，EM仿真能力受到互连布线结构的复杂性的限制。此外，封装体金属路径安排(routing)通常由3-D EM工具模拟，而芯片级寄生通常由EDAPEX工具模拟。然而由于工具销售商(vendor)的不同格式、界面限制等，将从3-D EM工具得到的EM模型网表和从EDA PEX工具得到的芯片上寄生网表向仿真中的整合通常是一个挑战。此外，芯片封装体的独立模型也不考虑芯片和芯片封装体之间的互耦合效应。
[0006]因此，本领域中存在克服上述缺陷和限制的需要。

【发明内容】

[0007]在本发明的第一方面中，提供了 一种在计算机基础设施(computerinfrastructure)中实施的用于设计集成电路芯片的方法。该方法包括编译过程技术参数，所述过程技术参数描述所述集成电路芯片的封装体和芯片-封装体耦合的电学行为。该方法还包括生成包括编译后的过程技术参数的寄生技术文件。
[0008]在本发明的另一方面中，提供了一种用于对集成电路芯片进行设计后测试和优化的方法。该方法包括完成所述集成电路芯片的设计和布图。该方法还包括发起对所述集成电路芯片的寄生提取，所述发起包括:编译过程技术参数，所述过程技术参数描述所述集成电路芯片的封装体和芯片-封装体耦合的电学行为；以及生成包括编译后的过程技术参数的寄生技术文件。该方法还包括生成寄生提取结果。该方法还包括将所述寄生提取结果输入到布图后仿真中。
[0009]在本发明的又一方面中，提供了一种在计算机辅助设计系统中实施的用于生成集成电路芯片的功能性设计模型的方法。该方法包括定义寄生技术文件，所述寄生技术文件包含定义集成电路芯片封装体的至少一个金属层的要素。该方法还包括:将过程技术参数写入到所述寄生技术文件中，所述过程技术参数描述所述集成电路芯片、所述集成电路芯片封装体和芯片-封装体耦合的区域的电学行为。
【专利附图】

【附图说明】
[0010]通过本发明的示例性实施例的非限制性实例，参考注释了的多幅附图，在下面的详细描述中描述本发明。
[0011]图1示出了安装到倒装芯片封装体上的芯片的例子；
[0012]图2示出了根据本发明各方面在集成电路芯片和芯片封装体之间的耦合效应的例子；
[0013]图3是根据本发明各方面用于实施本发明的示例性外部环境；
[0014]图4和5是根据本发明各方面的过程的流程图；
[0015]图6示出了根据本发明各方面的全面寄生技术文件的横截面；
[0016]图7-12示出了根据本发明各方面使用全面寄生技术文件的例子；
[0017]图13是在与本发明的系统和方法一起使用的半导体设计、制造和/或测试中使用的设计过程的流程图。
【具体实施方式】
[0018]本发明涉及电路设计，更具体地，涉及使用电子设计自动化(EDA)工具捕获集成电路(IC)芯片和芯片封装体之间的互耦合效应的系统和方法。更具体而言，本发明提供了将IC封装体模拟结合到用于倒装芯片设计的集成电路布图寄生网络中的方法。
[0019]随着集成电路的亚微米设计(例如，模拟混合信号和射频(RF)设计)中性能、密度、复杂性和集成水平的增加，实现PEX准确性和设计自动化变得更加关键。因此，本发明的实施提供了这样的方法，所述方法生成在设计包中考虑芯片与封装体之间的耦合效应的全面寄生技术文件。这些方法可以被不同的工艺技术或系统以及不同的EDA工具利用，从而有效且高效地模拟芯片封装体耦合效应并评估芯片-封装体耦合。
[0020]图1示出了传统芯片-封装体耦合的例子。具体而言，图1示出了保持一个或多个芯片的封装体100的一部分以及通过过孔110 (例如，倒装芯片焊料凸起连接)而被连接到封装体100的颠倒翻转的芯片105的一部分。倒装芯片——有时也称为受控塌陷芯片连接(C4)—是使用已经沉积到芯片衬垫(pad)上的焊料凸起，将诸如集成电路(IC)芯片和微机电系统(MEMS)的半导体器件连接到外部电路的方法。在最后芯片处理步骤期间，焊料凸起被沉积在晶片顶面上的芯片衬垫上。为了将芯片安装到外部电路(例如，芯片封装、电路板、或者另一芯片或晶片)，芯片被翻转以便其顶面向下，并且被对准以便其衬垫与外部电路上的匹配衬垫对准，并且然后使焊料流过以完成互连。这与引线接合(wire bonding)形成对照，在引线接合中，芯片被竖立安装并且引线被用于将芯片衬垫互连到外部电路。
[0021]在设计图1的芯片105时，电路设计者通常使用设计包中的组件创建芯片105内的电路并且对电路的相互作用进行仿真以生成芯片105的行为模型。仿真过程的一部分是计算与芯片105中的互连布线120相关联的寄生电容和电阻，以及模拟芯片105中互连布线120如何与硅衬底115相互作用。通常，在该设计过程的分开的步骤中，封装体100被看作具有其自己的电容和电阻，从而为封装体100生成单独的行为模型。芯片105和封装体100的分开的行为模型被看作好像这些模型覆盖了所有相互作用。然而，在芯片105和封装100之间存在电容性耦合元件，传统上这些电容性耦合元件在电路设计过程中不被电路设计者考虑。例如，在传统电路设计过程中，C4过孔(via) 110在电路设计中简单地被表示为形成芯片105和封装100之间的连接，电路设计者忽略了芯片105和封装100之间的任何电容性耦合。
[0022]图2示出了根据本发明各方面芯片-封装体耦合的一个例子并示例出倒装芯片封装体效应。具体而言，图2示出了保持一个或多个芯片的封装体200的一部分以及通过过孔210 (例如，倒装芯片焊料凸起连接)被连接到封装体200的颠倒翻转的芯片205的一部分。在设计图2的芯片205时，电路设计者使用设计包中的组件创建芯片205内的电路并且对电路的相互作用进行仿真以生成芯片205的行为模型。仿真过程的一部分是计算与芯片205中的互连布线220相关联的寄生电容和电阻，以及模拟芯片205中互连布线220如何与硅衬底215相互作用。根据本发明的各方面提供的仿真过程的另一部分包括将封装体20看作好像它是设计包工具中的芯片205的一部分。例如，电容性芯片-封装体耦合225的细节被包含在设计包的技术文件(例如，寄生技术文件)中，使得寄生提取工具具有这样的信息，所述信息与电容性芯片-封装体耦合225相关并且能够准确地对作为整合后的单元的芯片205和封装体200的行为进行仿真。具体而言，在具有高电阻率的衬底的芯片封装体的情况下，电路互连布线与封装体金属之间的耦合可能比与具有例如?700 μπι晶片厚度的晶片的背面之间的耦合更强。因此，芯片-封装体的集成寄生模拟是准确捕获实际耦合分布的过程。
[0023]在实施例中，本发明的系统和方法允许同时结合芯片和芯片封装体相互作用的布图后仿真。有利地，本发明的实施使得能够模拟芯片上电路和芯片封装体之间的互耦合。更有利的是，本发明的实施提供了真正全面的提取方案，该方案允许设计公司具有可靠的寄生分析、减少的硅自旋以及加速的上市时间。
[0024]本领域技术人员将理解，本发明的各方面可以实现为系统、方法或计算机程序产品。因此，本发明各方面的形式可以为完全硬件实施例、完全软件实施例(包括固件、常驻软件、微代码等)、或者组合软件和硬件方面的实施例，在此它们可以全部统称为“电路”、“模块”或“系统”。此外，本发明各方面的形式可以为在一个或多个计算机可读介质中具体化的计算机程序产品，所述计算机可读介质具有在其上具体化的计算机可读程序代码。
[0025]可以采用一个或多个计算机可读介质的任何组合。计算机可读介质可以是计算机可读信号介质或者计算机可读存储介质。计算机可读存储介质可以是例如一但不限于——电子、磁、光、电磁、红外、或半导体的系统、装置或设备，或者上述的任意合适的组合。计算机可读存储介质的更具体的例子(非穷举的列表)包括:具有一个或多个引线的电连接、便携式计算机盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPR0M或闪速存储器)、光纤、便携式紧凑盘只读存储器(CD-ROM)、光存储设备、磁存储设备、或者上述的任意合适的组合。在本文件的上下文中，计算机可读存储介质可以是任何可以包含或存储程序的有形介质，该程序可以被指令执行系统、装置或设备使用、或者与指令执行系统、装置或设备结合使用。
[0026]计算机可读信号介质可以包括例如在基带中或者作为载波一部分的传播的数据信号，该数据信号具有在其中具体化的计算机可读程序代码。这种传播的数据信号可以采用多种形式中的任何一种，包括——但不限于——电磁信号、光信号或上述的任意合适的组合。
[0027]在计算机可读介质上具体化的程序代码可以使用任何适当的介质传输，这些介质包括-但不限于-无线、线缆(wireline)、光缆、RF等等,或者上述的任意合适的组合。
[0028]也可以将计算机程序指令存储在计算机可读介质中，所述指令使得计算机、其它可编程数据处理装置、或其他设备以特定方式工作，从而，存储在计算机可读介质中的指令产生包括实施流程图和/或方块图中的一个或多个方块中规定的功能/动作的指令的制造品O
[0029]所述计算机程序指令也可以被加载到计算机、其它可编程数据处理装置或者其它设备上，使得在计算机、其它可编程装置或其它设备上执行一系列操作步骤以产生计算机实施的处理，从而在计算机或其它可编程装置上执行的指令提供用于实施在流程图和/或方块图的一个或多个方块中规定的功能/动作的处理。
[0030]图3示出了用于管理根据本发明的过程的示例性环境。在该方面，环境310包括服务器或者能够执行在此描述的过程的其它计算系统312。特别地，服务器312包括计算设备314。计算设备314可以驻留在网络基础设施或者第三方服务供应商的计算设备(它们中的任何一个在图3中被大致表示)上。
[0031]计算设备314也包括处理器320、存储器322A、I/O接口 324和总线326。存储器322A可以包括在计算机代码的实际执行期间采用的本地存储器、大容量存储器和高速缓冲存储器，其提供至少一些程序代码的临时存储，以便减少在执行期间应当从大容量存储器取回代码的次数。此外，该计算设备包括随机存取存储器(RAM)、只读存储器(ROM)和操作系统(0/S)。
[0032]计算设备314与外部I/O设备/资源328以及存储系统322B通信。例如，I/O设备328可以包括使得个人能够与计算设备314交互的任何设备(例如用户接口)或者使得计算设备314能够使用任何类型的通信链路与一个或多个其它计算设备通信的任何设备。外部I/O设备/资源328可以是例如手持设备、PDA、手机(handset)、键盘等。
[0033]通常，处理器320执行能够存储在存储器322A和/或存储系统322B中的计算机程序代码(例如程序控制344)。此外，根据本发明各方面，程序控制344控制EDA工具350来执行在此描述的过程。EDA工具350可以作为单独的或组合的模块而被实施为存储在存储器322A中的程序控制344中的一个或多个程序代码。此外，EDA工具350可以被实施为单独的专用处理器或若干个处理器以提供这些工具的功能。当执行计算机程序代码时，处理器320可以从存储器322A、存储系统322B和/或I/O接口 324读取数据和/或向存储器322A、存储系统322B和/或I/O接口 324写入数据。所述程序代码执行本发明的过程。总线326提供计算设备314中每一个部件之间的通信链路。
[0034]在实施例中，EDA工具350可以提取集成电路的寄生效应，包括捕获集成电路芯片和芯片封装体之间的互耦合效应。例如，根据本发明的各方面，EDA工具350可以编译集成电路芯片、芯片-封装耦合以及芯片封装体的各区域的过程技术参数，并且生成包括编译后的过程技术参数的全面寄生技术文件。
[0035]图4和5示出了用于执行本发明各方面的示例性流程。可以实施图4和5的步骤以提取集成电路的寄生效应，包括捕获集成电路芯片和芯片封装体之间的互耦合效应，并且使得能够使用所提取的寄生效应进行设计后测试和对集成电路的优化。图4和5中的流程图和方块图示例出了根据本发明各种实施例的系统、方法和计算机程序产品的可能实施方式的架构、功能和操作。就这一点而言，流程图或方块图中的每一个方块可以代表代码的部分、模块、或片段，所述代码的部分、模块、或片段包括一个或多个用于实施(一个或多个)规定的逻辑功能的可执行指令。还应当注意，在一些备选实施方式中，方块中标注的功能可能不按图中示出的顺序发生。例如，连续示出的两个方块实际上可以基本上同时被执行，或者这些方块有时可以以相反的顺序被执行，这取决于所涉及的功能。还应当注意，方块图和/或流程图中的每一个方块以及方块图和/或流程图中方块的组合可以由执行该规定的功能或动作的专用的基于硬件的系统或者由专用硬件与计算机指令的组合来实施。
[0036]此外，本发明可以采取计算机程序代码的形式，所述计算机程序代码可以从提供程序代码的计算机可用或计算机可读的介质中存取，所述程序代码由计算机或任何指令执行系统使用或者与计算机或任何指令执行系统结合使用。所述软件和/或计算机程序产品可以使用计算设备实施。为了该描述的目的，计算机可用或计算机可读的介质可以是能够包含、存储、传达、传播或传输供指令执行系统、装置或设备使用或与指令执行系统、设备或装置结合使用的程序的任何装置。该介质可以是电子的、磁的、光的、电磁的、红外的或半导体系统(或装置或设备)或传播介质。计算机可读存储介质的例子包括半导体或固态存储器、磁带、可拆卸计算机盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘和光盘。光盘的当前例子包括紧凑盘-只读存储器(⑶-ROM)、紧凑盘-读/写(⑶-R/W)和DVD。
[0037]图4示出了用于提取集成电路的寄生效应的示例性流程400，包括捕获集成电路芯片和芯片封装体之间的互耦合效应。在步骤405，编译包括过程技术参数的信息，所述过程技术参数描述集成电路芯片顶部与芯片封装体顶部之间的区域(例如，包括(i )集成电路芯片与芯片封装体之间的电介质层和/或C4过孔以及(ii)芯片封装体的导体层的区域)的电学行为。
[0038]在实施例中，被编译的信息可以包括各种导体层(例如金属层、互连布线层或导体)的制造过程参数，例如导体的最小间隔和最小宽度、导体层的厚度、在半导体衬底上方的导体层的高度、导体层的电阻率、层间介电常数和厚度(在实施例中，介电常数可以选择为空气)、过孔的顶部导体层的名称、过孔的底部导体层、过孔的接触电阻、阱名称等。芯片封装体的制造过程参数(例如，导体层的电学参数)可以由封装体销售商提供。然后对包括各种导体层的制造过程参数的芯片封装体与芯片-封装体耦合信息进行格式化，使得所述信息可以被包含在全面的寄生或互连技术文件中(例如被写入到配置文件)。
[0039]在步骤410，在设计包中提供芯片封装体的至少一个导体层。在实施例中，在设计包中提供所述至少一个导体层，使得所述至少一个导体层可以用于使芯片封装体、芯片-封装体耦合以及集成电路芯片的电路元件互连。例如，设计包可以被修改为包括芯片封装体的至少一个导体层，使得芯片设计者或自动化的程序可以将在寄生技术文件中定义的所述至少一个导体层用作电路互连层，从而所述至少一个导体层和相关联的制造过程参数变得与芯片集成。因此，寄生提取工具(例如，关于图3描述的EDA工具350)可以被用于计算所有互连之间的电容性耦合，包括与芯片封装体的所述至少一个导体层的电容性耦
口 ο
[0040]在步骤415，为集成电路生成寄生技术文件，使得所述文件包括描述集成电路芯片、芯片封装体和芯片-封装体耦合的各区域的电学行为的所有过程技术参数。在实施例中，生成寄生技术文件包括定义芯片封装体的与集成电路芯片有主要耦合效应的至少一个导体层(例如金属层或互连布线层)。此外，将描述集成电路芯片的电学行为的所有过程技术参数、以及包括描述芯片-封装体耦合和芯片封装体的各区域的电学行为的所有过程技术参数的编译后的信息写入或编码到寄生技术文件中。
[0041 ] 在实施例中，焊料球，即芯片-封装体耦合/连接的区域(例如，从最后一个芯片上金属层到第一个封装金属层的区域)，被看作寄生技术文件中的器件模型，并且像布图后仿真中的器件那样为其生成网表(netlist)。例如，将芯片-封装体耦合的区域看作器件模型，这为芯片-封装体耦合的器件模型提供了插入紧凑的模拟计算(例如Spice模型)的灵活性，并且提供了基于不同的设计灵敏度对芯片-封装体耦合的准确性和复杂性的增强的控制。
[0042]在步骤420,在寄生技术文件中定义有效的接地平面基准(ground planereference)。在实施例中,接地平面基准在寄生技术文件中被定义为与芯片互连布线层和有源器件充分分开，使得接地平面基准在仿真期间不贡献显著的电容性耦合(例如，可能存在所计算的接地平面的一些寄生效应，但是这些寄生效应相对于为芯片-封装体计算的其它寄生效应而言非常小)。具体地，在仿真期间接地平面基准可以被定义为距离有源器件700 μ m。优选地，接地平面基准被定义为距离有源器件至少250 μ m或者取决于实际接地晶片厚度。
[0043]在步骤425，对寄生技术文件进行校准处理。在实施例中，这是通过校准电容表以使寄生电容值与集成电路芯片中的实际接触/过孔配置的寄生电容值相匹配，本领域普通技术人员应该理解这一点，因此不需要进一步解释。
[0044]图5示出了使用关于图4生成的全面寄生技术文件进行设计后测试和集成电路优化的示例性流程500。在步骤505，完成集成电路设计并且生成包括集成电路芯片和芯片封装体的初始集成电路布图。在步骤510，为集成电路芯片、芯片封装体和芯片-封装体耦合发起寄生提取。具体而言，将在示例性流程400中生成的寄生提取文件读入提取工具(例如，关于图3描述的EDA工具350 )中。在步骤515，为集成电路芯片、芯片封装体和芯片-封装体耦合生成寄生提取结果，并且该述寄生提取结果是以已知的格式一一例如在设计电路的每个节点上注释的电阻和电容值的网表——提供的。在步骤520，将寄生提取结果读入布图后仿真工具(例如，关于图3描述的EDA工具350)中。在步骤525，执行仿真步骤，本领域普通技术人员应当理解这一点，因此不需要进一步解释。如果寄生提取结果引起集成电路的不期望的性能，则在步骤530通过一个或多个设计优化循环改变集成电路布图。如果仿真结果满足设计规格，则在步骤535结束设计过程。
[0045]图6示出了根据本发明各方面的寄生技术文件600的图形横截面。正如普通技术人员应当理解的，为了清楚起见，图6所示的图形横截面未按比例绘制。在该例子中，芯片封装体605被示出为在顶上，包含至少一个金属层610。芯片封装体605通过芯片-封装体耦合620而被附接到芯片615，芯片-封装体耦合620包括可以包含C4过孔(未示出)的电介质层625。集成电路芯片615在顶部互连布线层630处开始，继续经过随后的互连布线和过孔层635、电介质层640和有源器件645，到达衬底650。
[0046]如在此所描述的，寄生技术文件通常包括用于芯片的各区域(包括互连布线层630和635)的层厚度、介电常数、金属电阻率、过孔电阻率等。然而，根据本发明的各方面，寄生技术文件也生成为包括用于顶部互连布线层630与芯片封装体605的顶部之间的区域655的层厚度、介电常数、金属电阻率、过孔电阻率等等，以便包括芯片封装体605和芯片-封装体耦合620中的各种导体层的过程参数。有利地，本发明的实施提供了真正全面的提取方案，并且使得能够模拟芯片上电路和芯片封装体之间的互耦合。
[0047]图7-12提供了在设计后测试时使用上述全面寄生技术文件的例子，与使用非常局部的方法进行从集成电路的电容提取的工业标准(例如QuickCap?)进行比较。具体
而言，图7示出了根据本发明各方面包括后端制程(BEOL)层710的集成电路芯片705、包含C4过孔720的芯片-封装体耦合715以及包含金属层730的封装体725的横截面700。图8示出了使用根据(关于图4描述的)过程流400的全面寄生技术文件对集成电路的仿真结果805 (例如，PEX工具)，所述全面寄生技术文件考虑了描述芯片705、芯片-封装体耦合715和封装体725的电学行为的过程技术参数。具体而言，图8示出了包括芯片-封装体耦合715、封装体725和BEOL层710的总电容。χ轴提供了包括芯片_封装体耦合715、封装体725和BEOL层710的总电容。y轴提供了电容值。从图8可以看出，仿真结果805与使用诸如QllickCap?的3-D EM工具获得的工业标准结果810相当。
[0048]图9示出了包括封装体905的集成电路的横截面900，所述封装体905包括三个封装体层910、915和920以及代表半导体芯片互连的金属屏蔽层925。从横截面900可以看出，存在在三个封装体层910、915和920之间产生的电容930以及在封装体层910、915和920与半导体芯片上的金属屏蔽层925之间产生的电容935。图10示出了使用根据(关于图4描述的)过程流400的全面寄生技术文件对该集成电路的仿真结果1005 (例如，PEX工具)，所述全面寄生技术文件考虑了描述这三个封装体层910、915和920以及半导体芯片金属屏蔽层925的电学行为(例如，电容930和935)的过程技术参数。具体而言，图10示出了包括这三个封装体层910、915和920以及半导体芯片金属屏蔽层925的总电容。χ轴提供了包括三个封装体层910、915和920以及半导体芯片金属屏蔽层925的总电容。y轴提供了电容值。从图10可以看出，仿真结果1005与使用诸如QllickCap?的3-D EM工具获得的工业标准结果1010相当。
[0049]图11示出了包括封装体1105的集成电路的横截面1100，所述封装体1105包括三个封装体层1110、1115和1120而没有金属屏蔽层。从横截面1100可以看出，存在在三个封装体层1110、1115和1120之间产生的电容1125。图12示出了使用根据(关于图4描述的)过程流400的全面寄生技术文件对该集成电路的仿真结果1205 (例如，PEX工具)，所述全面寄生技术文件考虑了描述这三个封装体层1110、1115和1120的电学行为(例如，电容1125)的过程技术参数。具体而言，图12示出了包括三个封装体层1110、1115和1120的总电容。χ轴提供了包括三个封装体层1110、1115和1120的总电容。y轴提供了电容值。从
图12可以看出，仿真结果1205与使用诸如QuickCap?的3-D EM工具获得的工业标准
结果1210相当。
[0050]图13示出了例如在半导体IC逻辑设计、仿真、测试、布图和制造中使用的示例性设计流程1300的方块图。设计流程1300包括用于处理设计结构或器件以生成设计结构和/或器件的逻辑上或其他功能上等效表示的过程、机器和/或机制。由设计流程1300处理和/或生成的设计结构可以在机器可读传输或存储介质上被编码以包括数据和/或指令，所述数据和/或指令在数据处理系统上执行或以其他方式处理时，生成硬件组件、电路、器件或系统的逻辑上、结构上、机械上或其他功能上的等效表示。机器包括但不限于用于IC设计过程(例如设计、制造或仿真电路、组件、器件或系统)的任何机器。例如，机器可以包括:用于生成掩模的光刻机、机器和/或设备(例如电子束直写仪)、用于仿真设计结构的计算机或设备、用于制造或测试过程的任何装置，或用于将所述设计结构的功能上的等效表示编程到任何介质中的任何机器(例如，用于对可编程门阵列进行编程的机器)。
[0051]设计流程1300可随被设计的表示类型而不同。例如，用于构建专用IC (ASIC)的设计流程1300可能不同于用于设计标准组件的设计流程1300，或不同于用于将设计实例化到可编程阵列(例如，由Altera? inc.或Xilinx? inc.提供的可编程门阵列(pga)或现场可编程门阵列(FPGA))中的设计流程1300。
[0052]图13示出了多个此类设计结构，其中包括优选地由设计过程1310处理的输入设计结构1320。设计结构1320可以是由设计过程1310生成和处理以生成硬件器件的逻辑上等效的功能表示的逻辑仿真设计结构。设计结构1320还可以或备选地包括数据和/或程序指令，所述数据和/或程序指令由设计过程1310处理时，生成硬件器件的物理结构的功能表示。无论表示功能和/或结构设计特性，均可以使用例如由核心开发人员/设计人员实施的电子计算机辅助设计(ECAD)生成设计结构1320。当编码在机器可读数据传输、门阵列或存储介质上时，设计结构1320可以由设计过程1310内的一个或多个硬件和/或软件模块访问和处理以仿真或以其他方式在功能上表示可以利用本发明的方法和系统实现的电子组件、电路、电子或逻辑模块、装置、器件或系统。因此，设计结构1320可以包括文件或其他数据结构，其中包括人类和/或机器可读源代码、编译结构和计算机可执行代码结构，当所述文件或其他数据结构由设计或仿真数据处理系统处理时，在功能上仿真或以其他方式表示电路或其他级别的硬件逻辑设计。此类数据结构可以包括硬件描述语言(HDL)设计实体或遵循和/或兼容低级HDL设计语言(例如Verilog和VHDL^P /或高级设计语言(例如C或C++)的其他数据结构。
[0053]设计过程1310优选地采用和结合硬件和/或软件模块，所述模块用于合成、转换或以其他方式处理组件、电路、器件或逻辑结构的设计/仿真功能等价物以生成可以包含设计结构(例如设计结构1320)的网表1380。网表1380例如可以包括编译或以其他方式处理的数据结构，所述数据结构表示描述与集成电路设计中的其他元件和电路的连接的线缆、分离组件、逻辑门、控制电路、I/O设备、模型等的列表。网表1380可以使用迭代过程合成，其中网表1380被重新合成一次或多次，具体取决于器件的设计规范和参数。对于在此所述的其他设计结构类型，网表1380可以记录在机器可读数据存储介质上或编程到可编程门阵列中。所述介质可以是非易失性存储介质，例如磁或光盘驱动器、可编程门阵列、压缩闪存或其他闪存。此外或备选地，所述介质可以是可在其上经由因特网或其他适合联网手段传输和中间存储数据分组的系统或高速缓冲存储器、缓冲器空间或导电或光导器件和材料。
[0054]设计过程1310可以包括用于处理包括网表1380在内的各种输入数据结构类型的硬件和软件模块。此类数据结构类型例如可以驻留在库元件1330内并包括一组常用元件、电路和器件，其中包括给定制造技术(例如，不同的技术节点，32纳米、45纳米、90纳米等)的模型、布图和符号表示。所述数据结构类型还可包括设计规范1340、特征数据1350、检验数据1360、设计规则1370和测试数据文件1385，它们可以包括输入测试模式、输出测试结果和其他测试信息。设计过程1310还可例如包括标准机械设计过程，例如用于诸如铸造、成型和模压成形等操作的应力分析、热分析、机械事件仿真、过程仿真。机械设计领域的技术人员可以在不偏离本发明的范围和精神的情况下理解在设计过程1310中使用的可能机械设计工具和应用的范围。设计过程1310还可包括用于执行诸如定时分析、检验、设计规则检查、放置和路由操作之类的标准电路设计过程的模块。
[0055]设计过程1310采用和结合逻辑和物理设计工具(例如HDL编译器)以及仿真建模工具以便与任何其他机械设计或数据(如果适用)一起处理设计结构1320连同示出的部分或全部支持数据结构，从而生成第二设计结构1390。
[0056]设计结构1390以用于机械设备和结构的数据交换的数据格式(例如以IGES、DXF、Parasolid XT、JT、DRC或任何其他用于存储或呈现此类机械设计结构的适合格式)驻留在存储介质或可编程门阵列上。类似于设计结构1320，设计结构1390优选地包括一个或多个文件、数据结构或其他计算机编码的数据或指令，它们驻留在传输或数据存储介质上，并且由ECAD系统处理时生成一个或多个设备的逻辑上或以其他方式在功能上等效的形式。在一个实施例中，设计结构1390可以包括在功能上仿真这些器件的编译后的可执行HDL仿真模型。
[0057]设计结构1390还可以采用用于集成电路的布图数据交换的数据格式和/或符号数据格式(例如以⑶SII (⑶S2)、GLU OASIS、图文件或任何其他用于存储此类设计数据结构的适合格式存储的信息)。设计结构1390可以包括信息，例如符号数据、图文件、测试数据文件、设计内容文件、制造数据、布图参数、线缆、金属级别、通孔、形状、用于在整个生产线中路由的数据，以及制造商或其他设计人员/开发人员制造器件或结构所需的任何其他数据。设计结构1390然后可以继续到阶段1395，例如，在阶段1395，设计结构1390:继续到流片(tape-out),被发布到制造公司、被发布到掩模室(mask house)、被发送到其他设计室，被发回给客户等。
[0058]上述方法用于集成电路芯片制造。制造者可以以原始晶片形式(即，作为具有多个未封装芯片的单晶片)、作为裸小片或以封装的形式分发所得到的集成电路芯片。在后者的情况中，以单芯片封装(例如，引线固定到母板的塑料载体或其他更高级别的载体)或多芯片封装(例如，具有一个或两个表面互连或掩埋互连的陶瓷载体)来安装芯片。在任何情况下，所述芯片然后都作为(a)中间产品(如母板)或(b)最终产品的一部分与其他芯片、分离电路元件和/或其他信号处理装置集成。最终产品可以是任何包括集成电路芯片的产品，范围从玩具和其他低端应用到具有显示器、键盘或其他输入设备及中央处理器的高级计算机产品。
[0059]出于示例目的给出了对本发明的各种实施例的描述，但所述描述并非旨在是穷举的或限于所公开的各实施例。在不偏离所描述的实施例的范围和精神的情况下，对于本领域的技术人员而言，许多修改和变化都将是显而易见的。在此使用的术语的选择是为了最佳地解释各实施例的原理、实际应用或对市场中存在的技术的技术改进，或者使本领域的其他技术人员能够理解在此公开的各实施例。
【权利要求】
1.一种在计算机基础设施中实施的用于设计集成电路芯片的方法，包括: 编译过程技术参数，所述过程技术参数描述所述集成电路芯片的封装体和芯片-封装体耦合的电学行为；以及 生成包括编译后的过程技术参数的寄生技术文件。
2.根据权利要求1所述的方法，其中，所述生成包括:在所述寄生技术文件中定义所述封装体的至少一个导体层，所述至少一个导体层具有与所述集成电路芯片的主要耦合效应。
3.根据权利要求2所述的方法，其中，所述生成还包括:将所有描述所述集成电路芯片的电学行为的过程技术参数以及编译后的描述所述芯片-封装体耦合和所述封装体的电学行为的过程技术参数写入到所述寄生技术文件中。
4.根据权利要求3所述的方法，还包括:在所述寄生技术文件中定义接地平面基准，其中所述接地平面基准被定义为与所述集成电路芯片的互连布线层和有源器件充分分开，使得在仿真期间所述接地平面基准不贡献显著的电容性耦合。
5.根据权利要求4所述的方法，还包括:进行对所述寄生技术文件的校准。
6.根据权利要求1所述的方法，还包括:在设计包中提供所述封装体的至少一个导体层，使得所述至少一个导体层能够被用于使所述芯片封装体、所述芯片-封装体耦合以及所述集成电路芯片的电路元件互连。
7.根据权利要求6所述的方法，其中，所述生成包括:在所述寄生技术文件中定义所述封装体的所述至少一个导体层。
8.根据权利要求7所述的方法，其中，所述生成还包括:将所有描述所述集成电路芯片的电学行为的过程技术参数以及编译后的描述所述芯片-封装体耦合和所述封装体的电学行为的过程技术参数写入到所述寄生技术文件中。
9.根据权利要求8所述的方法，还包括:在所述寄生技术文件中定义接地平面基准，其中所述接地平面基准被定义为与所述集成电路芯片的互连布线层和有源器件充分分开，使得在布图后仿真期间所述接地平面基准不贡献显著的电容性耦合。
10.根据权利要求9所述的方法，还包括:进行对所述寄生技术文件的校准。
11.一种用于对集成电路芯片进行设计后测试和优化的方法，包括: 完成所述集成电路芯片的设计和布图； 发起对所述集成电路芯片的寄生提取，其中所述发起包括: 编译过程技术参数，所述过程技术参数描述所述集成电路芯片的封装体和芯片-封装体耦合的电学行为；以及 生成包括编译后的过程技术参数的寄生技术文件； 生成寄生提取结果；以及 将所述寄生提取结果输入到布图后仿真中。
12.根据权利要求11所述的方法，还包括: 执行所述布图后仿真；以及 当所述寄生提取结果引起所述集成电路芯片的不期望的性能时，通过一个或多个设计优化循环改变所述集成电路芯片的所述布图。
13.根据权利要求11所述的方法，其中，所述生成所述寄生技术文件包括:在所述寄生技术文件中定义所述封装体的至少一个导体层，所述至少一个导体层具有与所述集成电路芯片的主要耦合效应。
14.根据权利要求13所述的方法，其中，所述生成所述寄生技术文件还包括:将所有描述所述集成电路芯片的电学行为的过程技术参数以及编译后的描述所述芯片-封装体耦合和所述封装体的电学行为的过程技术参数写入到所述寄生技术文件中。
15.一种在计算机辅助的设计系统中实施的用于生成集成电路芯片的功能性设计模型的方法，该方法包括: 定义寄生技术文件，所述寄生技术文件包含定义集成电路芯片封装体的至少一个金属层的要素；以及 将过程技术参数写入到所述寄生技术文件中，所述过程技术参数描述所述集成电路芯片、所述集成电路芯片封装体以及芯片-封装体耦合的区域的电学行为。
16.根据权利要求15所述的方法，其中，所述集成电路芯片封装体的所述至少一个金属层的电学参数由封装体销售商提供。
17.根据权利要求15所述的方法，其中，所述技术参数包括下述中的至少一者:导体的最小间隔和最小宽度、导体的厚度、在半导体衬底上方的导体的高度、导体的电阻率、层间介电常数和厚度、过孔的顶部导体层的名称、过孔的底部导体的名称、过孔的接触电阻以及阱的名称。
18.根据权利要求15所述的方法，还包括:在所述寄生技术文件中定义接地平面基准，其中所述接地平面基准被定义为与所述集成电路芯片的互连布线层和有源器件充分分开，使得在布图后仿真期间所述接地平面基准不贡献显著的电容性耦合。
19.根据权利要求15所述的方法，还包括:将所述芯片-封装体耦合的区域看作所述寄生技术文件中的器件模型。
20.根据权利要求19所述的方法， 还包括:在布图后仿真中为所述芯片-封装体耦合的所述器件模型生成网表。
【文档编号】G06F17/50GK103577627SQ201310322960
【公开日】2014年2月12日 申请日期:2013年7月29日 优先权日:2012年7月30日
【发明者】R·A·格罗韦斯, 倪婉, S·A·圣昂格, 徐建生 申请人:国际商业机器公司