存储器装置及其操作方法与流程

本发明是有关于一种存储器装置及其操作方法。特别是有关于一种具有可重组尺寸的额外阵列(extra arrays of reconfigurable size)的存储器装置。

背景技术：

存储器装置广泛使用于不同电子应用之中。一存储器装置可以包括多个分页(pages)用于存储用户数据(user data)。其中分页的尺寸是固定且不变的。但是在一些应用当中，有需要在此一存储器装置中存储额外的数据。

技术实现要素：

根据本发明所揭露的一实施例，存储器装置包括一存储器阵列(memory array)，存储器阵列包含有多个用来存储阵列数据(array data)的分页，以及多个额外阵列(extra array)，分别对应这些分页，用来存储额外数据(extra data)。此存储器装置也包括被连接到(communicatively coupled to)存储器阵列的一逻辑单元(logic unit)，逻辑单元被建构来接收一读取指令(read instruction)，并在一第一存取模式(first access mode)或一第二存取模式中执行一读取操作(read operaion)。在第一存取模式中，逻辑单元依序读出(read out)存储于这些分页中的阵列数据。在第二存取模式中，逻辑单元依序读出存储于这些分页中的阵列数据，以及存储于额外阵列中的额外数据。

根据本文所揭露的另一实施例，存储器装置包括一存储器阵列，此存储器阵列包含有多个用来存储阵列数据的分页，以及多个额外阵列，分别对应这些分页，用来存储额外数据。此存储器装置也包括被连接到存储器阵列的一逻辑单元，且逻辑单元被建构来接收一写入指令(program instruction)，此写入指令包括被选择分页的地址(address)以及要被写入的数据，并在一第一存取模式或一第二存取模式中执行一写入操作 (program operation)。在第一存取模式中，逻辑单元将接收到的数据写入位于被选择分页中。在第二存取模式中，逻辑单元将接收到的数据写入位于被选择分页以及对应被选择分页的额外阵列中。

根据本文所揭露的又一实施例，提供一种存储器装置的操作方法。此一存储器装置包括多个用来存储阵列数据的阵列区块(array blocks)，以及多个额外阵列区块，分别对应这些阵列区块，用来存储额外数据。此一方法包括接收包含读取命令码(read command code)的一读取指令，以及判断此读取命令码是第一读取命令码或是第二读取命令码。假如此读取命令码被判定为第一读取命令码，此一方法包括依序读出存储于这些阵列区块中的阵列数据；假如此读取命令码被判定为第二读取命令码，此一方法包括依序读出存储于这些阵列区块中的阵列数据以及存储于这些额外阵列区块的中额外数据。

为了对本发明的上述实施例及其他目的、特征和优点能更明显易懂，特举数个优选实施例，并配合所附附图，作详细说明如下：

附图说明

图1为根据本发明的一实施例所绘示的一种具有可重组尺寸的额外阵列的存储器装置方块示意图；

图2为根据本发明的一实施例所绘示的存储器阵列的阵列结构的方块示意图；

图3A为根据本发明的一实施例的第一存取模式，绘示图2的存储器阵列的存取顺序(access sequence)；

图3B为根据本发明的一实施例的第二存取模式，绘示图2的存储器阵列的存取顺序；

图4为根据本发明的一实施例所绘示，用来执行读取操作的读取指令；

图5为根据本发明的一实施例绘示用来执行快速读取操作的快速读取指令；

图6为根据本发明的一实施例，绘示由逻辑单元所执行的读取操作流程图；

图7为根据本发明的另一实施例，绘示由逻辑单元所执行的读取操作流程图；

图8A为根据本发明的一实施例，绘示在第一存取模式中用来执行分页写入操作的分页写入指令；

图8B为根据本发明的一实施例，绘示在第二存取模式中用来执行分页写入操作的分页写入指令；

图9为根据本发明的又一实施例，绘示由逻辑单元所执行的写入操作流程图；

图10为根据本发明的再一实施例，绘示由逻辑单元所执行的写入操作流程图；以及

图11为根据本发明的一实施例，绘示用来执行抹除操作的抹除指令。

【符号说明】

100：存储器装置 110：输入/输出接口

120：逻辑单元 122：处理电路

124：内部寄存器 130：存储器阵列

140：非挥发性存储器 200：阵列区块

210：额外阵列区块 220：分页

230：额外阵列 400：读取指令

500：快速读取指令

602：是否有接收到读取指令？

604：第一或第二存取模式？

606：第一存取模式

608：根据第一存取模式进行读取操作

610：第二存取模式

612：根据第二存取模式进行读取操作

702：将存储于非挥发性存储器中的存取信息加载内部寄存器中

704：根据内部寄存器中的存取信息设定内建存取模式

706：是否有接收到读取指令？

708：根据内建存取模式进行读取操作

710：是否接收到改变内部寄存器中存取信息的指令？

712：改变内部寄存器中的存取信息

714：根据内部寄存器中已改变的存取信息设定内建存取模式

800：分页写入指令810：分页写入指令

902：是否有接收到写入指令？

904：第一或第二存取模式？

906：第一存取模式

908：根据第一存取模式进行写入操作

910：第二存取模式

912：根据第二存取模式进行写入操作

1002：将存储于非挥发性存储器中的存取信息加载内部寄存器中

1004：根据内部寄存器中的存取信息设定内建存取模式

1006：是否有接收到写入指令？

1008：根据内建存取模式进行写入操作

1010：是否接收到改变内部寄存器中存取信息的指令？

1012：改变内部寄存器中的存取信息

1014：根据内部寄存器中已改变的存取信息设定内建存取模式

1100：抹除指令

A0-A23：地址位 AD1-AD3：地址段

具体实施方式

本说明书的实施例将配合所附附图作详细说明。在不同实施例与附图之中，相同的元件，将尽可能地以相同的元件符号加以表示。

图1为根据本发明的一实施例所绘示的一种具有可重组尺寸的额外阵列的存储器装置100方块示意图。存储器装置100包括一输入/输出接口(input/output(I/O)interface)110、连接至输入/输出接口110的一逻辑单元120、连接至逻辑单元120的一存储器阵列130，以及连接至逻辑单元120的一非挥发性存储器(non-volatile memory)140。输入/输出接口110包括连接至一外部电路(未绘示)的多个接脚(pins)(未绘示)。输入/输出接口110接收要被写入，即要被从外部电路写入存储器阵列130，的不同指令和数据。输入/输出接口110也将读取自存储器阵列130的数据输出至外部电路。逻辑单元120接收来自于输入/输出接口110的指令和数据，并根据所接收的指令在存储器阵列130上进行不同操作(例如，读取、写入或抹除等)。逻辑单元120包括一处理电路(process circuit)122和一 内部寄存器(internal register)124。处理电路122包括控制逻辑单元120的整体操作的逻辑电路。内部寄存器124存储处理电路122所使用的临时数据(temporary data)。内部寄存器124可以通过挥发性存储器，例如静态随机存取存储器(static random-access memory，SRAM)、随机存取存储器(random-access memory，RAM)以及动态随机存取存储器(dynamic random-access memory，DRAM)，来加以实现。非挥发性存储器140存储处理电路122所使用的永久数据(permanent data)。非挥发性存储器140也存储有关存储器装置100的芯片配置的信息。非挥发性存储器140可以通过闪存(flash memory)、只读存储器(read-only memory，ROM)、铁电式随机存取存储器(ferroelectric random-access memory，F-RAM)、磁盘计算机存储装置(magnetic computer storage device)或光盘(optical disc)来加以实现。存储器阵列130是一种非挥发性存储器，例如闪存、只读存储器、铁电式随机存取存储器、磁盘计算机存储装置或光盘。

在一些实施例中，逻辑单元120的内部寄存器124存储多个命令码以及其所对应的操作。当逻辑单元120经由输入/输出接口110接收来自外部电路的指令时，逻辑单元120的处理电路122解析(pare)此指令以识别命令码，将所识别的命令码与存储于内部寄存器124中的多个命令码加以比较，以寻找对应于所识别的命令码的操作，并执行此一操作。

图2为根据本发明的一实施例所绘示的存储器阵列130的阵列结构的方块示意图。存储器阵列130包括多个阵列区块200，以及多个额外阵列区块210。每一个额外阵列区块210对应这些多个阵列区块200其中之一。也就是说，额外阵列区块0对应阵列区块0；额外阵列区块1对应于阵列区块1....；以及额外阵列区块n对应阵列区块n。每一个阵列区块200包括多个，例如8个，分页220。每一个额外阵列区块210包括多个，例如8个，额外阵列230。每一个额外阵列230对应这些多个分页220于其中之一。也就是说，额外阵列区块0对应分页0；额外阵列区块1对应于分页1....；以及额外阵列区块7对应分页7。每一个分页220具有固定尺寸，例如256个字节(bytes)。每一个额外阵列230具有可重组的尺寸，例如1个、2个或8个字节。这些多个分页220是用来存储由使用者所定义的阵列数据。这些多个额外阵列230是用来存储被存储于对应分页220中与 阵列数据相关联的额外数据。例如，存储于额外阵列0中的额外数据包括错误校验和改正码(Error Checking and Correcting code，ECC code)及/或安全内容(security content)等，被存储于分页0与阵列数据相关联的额外数据。

绘示于图2的阵列结构是存储器阵列130的一种可被外部电路所使用的逻辑阵列结构。此逻辑阵列结构中的数据地址(称为「逻辑地址(logical address)」)，可通过加密传输(scramble transfer)映射到(mapped to)实体阵列结构中的数据地址(称为「实体地址(physical address)」)。因此，当存储器阵列130的逻辑阵列结构包含尺寸可重组的额外阵列230时，存储器阵列130的实体阵列结构也可通过加密传输重新映射(remapped)，而将额外阵列230纳入其中。

图3A为根据本发明的一实施例的第一存取模式所绘示的存储器阵列130的存取顺序。在第一存取模式中，只有分页220被依照分页0、分页1、分页2...、分页n的顺序存取。额外阵列230并未被存取。第一存取模式可以被采用于，当存储于额外阵列230中的额外数据包括了与存储于分页220中的阵列数据相关联的安全内容时。

图3B为根据本发明的一实施例的第二存取模式所绘示的存储器阵列130的另一个存取顺序。在第二存取模式中，分页220和额外阵列230都被依照分页0、额外阵列0、分页1、额外阵列1、分页2、额外阵列2...、分页n、额外阵列n的顺序存取。

为了在存储器装置100的第一存取模式或第二存取模式中实施读取操作，可以根据本文的不同实施例而使用多种不同的接口协议(interface protocol)方法。在一个实施例中，存储器装置100的逻辑单元120可以接收一个包含有关于是否在第一存取模式或第二存取模式中进行存取操作的存取信息的读取指令。当逻辑单元120在第一存取模式中进行读取操作时，逻辑单元120会依照分页0、分页1、分页2...、分页n的顺序，读出存储于分页220中的阵列数据。存储于额外阵列230中的额外数据，被排除于此一读出顺序之外。也就是说，存储于额外阵列230中的额外数据并未被读出。当逻辑单元120在第二存取模式中进行读取操作时，逻辑单元120会依照分页0、额外阵列0、分页1、额外阵列1、分页2、额外阵 列2...、分页n、额外阵列n的顺序，读出存储于分页220中的阵列数据和存储于额外阵列230中的额外数据。

图4为根据本发明的一实施例所绘示，用来执行读取操作的读取指令400。读取指令400是发给逻辑单元120用以读取存储于存储器阵列130中的数据。如图4所绘示，读取指令400总共包含4个字节，即第1字节、第2字节、第3字节和第4字节。第1字节包括读取命令码，可以被预先定义，以指示逻辑单元120在第一存取模式或第二存取模式中进行读取操作。且假如是在第二存取模式中进行时，会指定每一个额外阵列230的尺寸。第2字节包括含有地址位(address bits)A23到A16的第一地址段(address segment)AD1。第3字节包括含有地址位A15到A8的第二地址段AD2。第4字节包括含有地址位A7到A0的第三地址段AD3。第一地址段AD1、第二地址段AD2和第三地址段AD3建构了一个24位的地址，其代表一个在存储器阵列130中进行读取操作的开始地址(starting address)。例如，一个十六进制(in hexadecimal)的读取命令码03(以下称作「03(hex)」)可以被预先定义，以指示逻辑单元120在第一存取模式中进行读取操作。当逻辑单元120接收到包含03(hex)且附随着一个24位地址的指令时，逻辑单元120即在第一存取模式中进行如图3A所绘示的读取操作，从具有此24位地址的位置开始，依序读出存储于存储器阵列130的分页220中的阵列数据。在另一个实施例中，读取命令码66(hex)可以被预先定义，以指示逻辑单元120在第二存取模式中进行读取操作，并指定每一个额外阵列230的尺寸为2个字节。当逻辑单元120接收到包含66(hex)且附随着一个24位地址的指令时，逻辑单元120即根据图3B所绘示的第二存取模式进行读取操作，从具有此24位地址的位置开始，依序读出存储于存储器阵列130的分页220中的阵列数据以及存储于每一个额外阵列230的2个字节中的额外数据。在又一个实施例中，读取命令码68(hex)可以被预先定义，以指示逻辑单元120在第二存取模式中进行读取操作，并指定每一个额外阵列230的尺寸为4个字节。当逻辑单元120接收到包含68(hex)且附随着一个24位地址的指令时，逻辑单元120即根据图3B所绘示的第二存取模式进行读取操作，从具有此24位地址的位置开始，依序读出存储于存储器阵列130的分页220中的阵 列数据以及存储于存储器阵列130每一个额外阵列230的4个字节中的额外数据。

图5为根据本发明的一实施例绘示用来执行快速读取操作的快速读取指令500。快速读取指令500是发给逻辑单元120用以快速读取存储于存储器阵列130中的数据。与图4所绘示的读取指令400相比，快速读取指令500额外包含一个第5字节，其为虚拟字节(dummy byte)。虚拟字节提供感测数据所需的额外时间裕度(time margin)。位于第1字节中的读取命令码可以被预先定义，以指示逻辑单元120在第一存取模式或第二存取模式中进行快速读取操作，并指定每一个额外阵列230的尺寸。例如，读取命令码0B(hex)可以被预先定义，以指示逻辑单元120在第一存取模式中进行快速读取操作。当逻辑单元120接收到包含0B(hex)且附随着一个24位地址的指令时，逻辑单元120即在第一存取模式中进行如图3A所绘示的快速读取操作，从具有此24位地址的位置开始，依序读出存储于存储器阵列130的分页220中的阵列数据。在另一个实施例中，读取命令码67(hex)可以被预先定义，以指示逻辑单元120在第二存取模式中进行快速读取操作，并指定每一个额外阵列230的尺寸为2个字节。当逻辑单元120接收到包含67(hex)且附随着一个24位地址的指令时，逻辑单元120即在第二存取模式中进行如图3B所绘示的快速读取操作，从具有此24位地址的位置开始，依序读出存储于存储器阵列130的分页220中的阵列数据以及存储于存储器阵列130每一个额外阵列230的2个字节中的额外数据。

图6为根据本发明的一实施例，绘示由逻辑单元120所执行的读取操作流程图。当打开存储器装置100的电源时，逻辑单元120即判断是否有接收到读取指令(步骤602)。假如未接收到读取指令(步骤602：No)，逻辑单元120周期性地执行步骤602直到接收到读取指令为止。假如接收到读取指令(步骤602：Yes)，逻辑单元120分析接收到的读取指令，判断此读取指令是否指定第一存取模式或第二存取模式(步骤604)。例如逻辑单元120判断读取指令中的读取命令码是03(hex)或是66(hex)。假如读取命令码为03(hex)，逻辑单元120判断此读取指令指定第一存取模式(步骤606)。结果逻辑单元120在第一存取模式中进行读取操作(步骤 608)。假如读取命令码为66(hex)，逻辑单元120判断此读取指令指定第二存取模式(步骤610)。结果逻辑单元120在第二存取模式中进行读取操作(步骤612)。随后，逻辑单元120回到步骤602判断是否有接收到读取指令。

在一些实施例之中，逻辑单元120可以将有关于是否在第一存取模式或第二存取模式中进行存储器存取操作，以及有关于每一个额外阵列230的尺寸的存取信息，存储于非挥发性存储器140之中。图7为根据本发明的另一实施例，绘示由逻辑单元120所执行的读取操作流程图。

请参照图7，当打开存储器装置100的电源时，逻辑单元120即将存储于非挥发性存储器140中的存取信息加载(load)逻辑单元120的内部寄存器124中(步骤702)。逻辑单元120再根据内部寄存器124中的存取信息，设定内建存取模式(default access mode)(步骤704)。例如，当内部寄存器124中的存取信息指定内建存取模式为图3A所绘示的第一存取模式时，逻辑单元120设定其内建存取模式为第一存取模式。在另一个实施例中，当内部寄存器124中的存取信息指定内建存取模式为图3B所绘示的第二存取模式，且每一个额外阵列230的尺寸为2个字节时，逻辑单元120设定其内建存取模式为具有2个字节的额外阵列230的第二存取模式。逻辑单元120即判断是否有接收到读取指令(步骤706)。假如未接收到读取指令(步骤706：No)，逻辑单元120直接移至步骤710。假如接收到读取指令(步骤708：Yes)，逻辑单元120根据内建存取模式进行读取操作(步骤708)。由于内部寄存器124已经内含了关于是否在第一存取模式或第二存取模式中进行操作的存取信息，在本实施例中，不需要读取指令来指定是否在第一存取模式或第二存取模式中进行读取操作。然后，逻辑单元120再判断是否接收到一个改变内部寄存器124中存取信息的读取指令(步骤710)。假如，未接收到改变内部寄存器124中的存取信息的读取指令(步骤710：No)，逻辑单元120回到步骤706判断是否接收到一个读取指令。假如，接收到改变内部寄存器124中的存取信息的读取指令(步骤710：Yes)，逻辑单元120根据接收到的指令改变存取信息(步骤712)。之后，逻辑单元120根据内部寄存器124中已改变的存取信息，设定内建存取模式(步骤714)。例如步骤710所接收的读取指令指示逻辑单 元120变更存取信息，由第一存取模式改为第二存取模式，逻辑单元120即将内部寄存器124中的内建存取模式，设定为第二存取模式。在此之后，逻辑单元120回到步骤706判断是否接收到一个读取指令。

在一些实施例中，为了在第一存取模式或第二存取模式中实施写入操作，存储器装置100的逻辑单元120可以接收一个包含关于是否在第一存取模式或第二存取模式中进行写入操作的存取信息的写入指令。

图8A为根据本发明的一实施例，绘示用来在第一存取模式中执行分页写入操作，即写入分页，的分页写入指令800。在本实施例之中，是假设每一个分页220具有256个字节的固定尺寸。如图8A所绘示，分页写入指令800总共具有256个字节。第1字节包括分页写入命令码(page program command code)，可以被预先定义，以指示逻辑单元120在第一存取模式中进行分页写入操作。第2至第4字节分别包括AD1、AD2和AD3三个地址段。AD1、AD2和AD3三个地址段建构了一个24位的地址，其代表一个被选定要进行写入操作的分页的位置。第5至第260字节包括256个字节要被写入被选择分页的阵列数据。例如，写入命令码02(hex)可以被预先定义，以指示逻辑单元120在第一存取模式中进行分页写入操作。当逻辑单元120接收到包含02(hex)且附随着一个24位地址和256个字节数据的指令时，逻辑单元120即在第一存取模式中进行分页写入操作，将此含有256个字节的数据写入存储器阵列130具有该24位地址的分页220中。

图8B为根据本发明的一实施例，绘示在第二存取模式中用来执行分页写入操作的分页写入指令810。在本实施例之中，是假设每一个分页220的尺寸为256个字节，每一个额外阵列230的尺寸为8个字节。如图8B所绘示，分页写入指令810总共具有256个字节。第1字节包括分页写入命令码，可以被预先定义，以指示逻辑单元120在第二存取模式中进行分页写入操作。第2至第4字节分别包括AD1、AD2和AD3三个地址段。AD1、AD2和AD3三个地址段建构了一个24位的地址，其代表一个被选定要进行写入操作的分页的位置。第5至第260字节包括256个字节要被写入被选择分页的阵列数据；第261至第268字节包括要被写入附随在被选择分页后的额外阵列230的8个字节的额外数据。例如，写入命令码37 (hex)可以被预先定义，以指示逻辑单元120在第二存取模式中进行分页写入操作。其中，每一个额外阵列230的尺寸为8个字节。当逻辑单元120接收到包含37(hex)且附随着一个24位地址和256个字节数据的指令时，逻辑单元120即在第二存取模式中进行分页写入操作，将所接收到的256个字节数据写入存储器阵列130具有该24位地址的分页220中；并且将剩余的8个字节数据写入对应于被选择分页220的额外阵列230中。

图9为根据本发明的又一实施例，绘示由逻辑单元120所执行的写入操作流程图。当打开存储器装置100的电源时，逻辑单元120即判断是否有接收到写入指令(步骤902)。假如未接收到写入指令(步骤902：No)，逻辑单元120周期性地执行步骤902直到接收到写入指令为止。假如接收到写入指令(步骤902：Yes)，逻辑单元120分析接收到的写入指令，判断此写入指令是否指定第一存取模式或第二存取模式(步骤904)。例如逻辑单元120判断写入指令中的写入命令码是02(hex)或是37(hex)。假如写入命令码为02(hex)，逻辑单元120判断此写入指令指定第一存取模式(步骤906)。结果逻辑单元120在第一存取模式中进行分页写入操作(步骤908)。假如读取命令码为37(hex)，逻辑单元120判断此写入指令指定第二存取模式(步骤910)。结果逻辑单元120在第二存取模式中进行分页写入操作(步骤912)。随后，逻辑单元120回到步骤902判断是否有接收到读取指令。

在一些实施例之中，逻辑单元120可以根据存储于非挥发性存储器140并加载内部寄存器124之中的存取信息进行写入操作。图10为根据本发明的再一实施例，绘示由逻辑单元120所执行的写入操作流程图。

请参照图10，当打开存储器装置100的电源时，逻辑单元120即将存储于非挥发性存储器140中的存取信息加载逻辑单元120的内部寄存器124中(步骤1002)。逻辑单元120再根据内部寄存器124中的存取信息，设定内建存取模式(步骤1004)。逻辑单元120判断是否有接收到写入指令(步骤1006)。假如未接收到写入指令(步骤1006：No)，逻辑单元120直接移至步骤1010。假如接收到写入指令(步骤1008：Yes)，逻辑单元120根据内建存取模式进行写入操作(步骤1008)。由于内部寄存器124已经内含了关于是否在第一存取模式或第二存取模式中进行操作的存取 信息，在本实施例中，不需要由写入指令来指定是否在第一存取模式或第二存取模式中进行读取操作。然后，逻辑单元120再判断是否接收到一个改变内部寄存器124中的存取信息的指令(步骤1010)。假如未接收到改变内部寄存器124中的存取信息的指令(步骤1010：No)，逻辑单元120回到步骤1006判断是否接收到一个写入指令。假如，接收到改变内部寄存器124中的存取信息的指令(步骤1010：Yes)，逻辑单元120根据接收到的指令改变存取信息(步骤1012)。之后，逻辑单元120根据内部寄存器124中已改变的存取信息，设定内建存取模式(步骤1014)。在此之后，逻辑单元120回到步骤1006判断是否接收到一个写入指令。

在一些实施例之中，为了在包含有阵列区块200和额外阵列区块210的存储器装置100中进行抹除操作，存储器装置100的逻辑单元120可以接收一个包含有关于是否抹除一选定阵列区块200、是否抹除一选定额外阵列区块210或者是否同时抹除一选定阵列区块200和一选定额外阵列区块210的信息的抹除指令。图11为根据本发明的一实施例，绘示用来执行抹除操作的抹除指令1100。

如图11所绘示，读取指令1100总共包含4个字节，即第1字节、第1字节、第3字节和第4字节。第1字节包括抹除命令码，可以被预先定义，以指示逻辑单元120进行抹除操作，藉以抹除一选定阵列区块200、抹除一选定额外阵列区块210或者同时抹除一选定阵列区块200和一选定额外阵列区块210。第2至第4字节分别包括AD1、AD2和AD3三个地址段。AD1、AD2和AD3三个地址段建构了一个24位的地址，其代表一个被选定要被抹除的区块的位置。例如，抹除命令码52(hex)可以被预先定义，以指示逻辑单元120进行抹除操作，以抹除被选定的阵列区块200。当逻辑单元120接收到包含52(hex)且附随着一个24位地址和256个字节数据的指令时，逻辑单元120即进行抹除操作，将具有该24位地址的阵列区块200予以抹除。在另一个实施例中，抹除命令码53(hex)可以被预先定义，以指示逻辑单元120进行抹除操作，以抹除被选定的额外阵列区块210。当逻辑单元120接收到包含53(hex)且附随着一个24位地址的指令时，逻辑单元120即进行抹除操作，将具有该24位地址的额外阵列区块210予以抹除。在又一个实施例中，抹除命令码54(hex)可以 被预先定义，以指示逻辑单元120进行抹除操作，以同时抹除被选定的阵列区块200以及对应于被选定的阵列区块200的额外阵列区块210。当逻辑单元120接收到包含54(hex)且附随着一个24位地址的指令时，逻辑单元120即进行以抹除操作，将具有该24位地址的阵列区块200以及对应于被选定的阵列区块200的额外阵列区块210予以抹除。

虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明，任何该技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作部分的更改与修饰，因此本发明的保护范围当视权利要求所界定者为准。