1.一种阵列基板栅极驱动电路，其特征在于，包括：
第一电容，所述第一电容的一端作为上拉节点，所述第一电容的另一端作为所述阵列基板栅极驱动电路的输出端；
充电通路，所述充电通路分别连接信号输入端和信号控制端；
充放电通路，所述充放电通路分别连接所述信号输入端、信号控制端和时钟信号输入端，其中，
所述充电通路在所述信号输入端提供的输入信号和所述信号控制端提供的控制信号的共同作用下开通以给所述第一电容充电，同时所述充放电通路在所述信号输入端提供的输入信号、所述信号控制端提供的控制信号和所述时钟信号输入端提供的时钟信号的共同作用下开通以给所述第一电容充电，以提高所述上拉节点的电平。
2.如权利要求1所述的阵列基板栅极驱动电路，其特征在于，所述充电通路包括第一薄膜晶体管，所述第一薄膜晶体管的栅极与第一信号输入端相连，所述第一薄膜晶体管的漏极与第一信号控制端相连，所述第一薄膜晶体管的源极与所述上拉节点相连，所述充放电通路包括第二薄膜晶体管和第三薄膜晶体管，所述第二薄膜晶体管的栅极分别与所述第一薄膜晶体管的漏极和所述第一信号控制端相连，所述第二薄膜晶体管的漏极分别与所述第一薄膜晶体管的栅极和所述第一信号输入端相连，所述第三薄膜晶体管的漏极与所述第二薄膜晶体管的源极相连，所述第三薄膜晶体管的源极与所述上拉节点相连，所述第三薄膜晶体管的栅极连接第一时钟信号输入端，其中，
当所述第一信号输入端提供的输入信号为高电平、所述第一信号控制端提供的控制信号为高电平且所述第一时钟信号输入端提供的时钟信号为高电平时，所述第一薄膜晶体管打开，且所述第二薄膜晶体管和所述第三薄膜晶体管打开，所述第一信号控制端提供的高电平通过所述第一薄膜晶体管给所述第一电容充电，并通过所述第二薄膜晶体管和所述第三薄膜晶体管给所述第一电容充电。
3.如权利要求1或2所述的阵列基板栅极驱动电路，其特征在于，所述充电通路还包括第四薄膜晶体管，所述第四薄膜晶体管的栅极与第二信号输入端相连，所述第四薄膜晶体管的源极与第二信号控制端相连，所述第四薄膜晶体管的漏极与所述上拉节点相连，所述充放电通路还包括第五薄膜晶体管和第六薄膜晶体管，所述第五薄膜晶体管的栅极分别与所述第四薄膜晶体管的源极和所述第二信号控制端相连，所述第五薄膜晶体管的源极分别与所述第四薄膜晶体管的栅极和所述第二信号输入端相连，所述第六薄膜晶体管的源极与所述第五薄膜晶体管的漏极相连，所述第六薄膜晶体管的漏极与所述上拉节点相连，所述第六薄膜晶体管的栅极连接第一时钟信号输入端，其中，
当所述第二信号输入端提供的输入信号为高电平且第一信号输入端提供的输入信号为低电平、所述第二信号控制端提供的控制信号为高电平且第一信号控制端提供的控制信号为低电平、所述第一时钟信号输入端提供的时钟信号为高电平时，所述第四薄膜晶体管打开，且所述第五薄膜晶体管和所述第六薄膜晶体管打开，所述第二信号控制端提供的高电平通过所述第四薄膜晶体管给所述第一电容充电，并通过所述第五薄膜晶体管和所述第六薄膜晶体管给所述第一电容充电。
4.如权利要求3所述的阵列基板栅极驱动电路，其特征在于，其中，
当所述第一信号控制端提供的控制信号为高电平且所述第二信号控制端提供的控制信号为低电平时，所述阵列基板栅极驱动电路进行正扫；
当所述第一信号控制端提供的控制信号为低电平且所述第二信号控制端提供的控制信号为高电平时，所述阵列基板栅极驱动电路进行反扫。
5.如权利要求3所述的阵列基板栅极驱动电路，其特征在于，其中，
当所述第二信号输入端提供的输入信号为高电平且第一信号输入端提供的输入信号为低电平、所述第二信号控制端提供的控制信号为低电平且第一信号控制端提供的控制信号为高电平、所述第一时钟信号输入端提供的时钟信号为高电平时，所述第四薄膜晶体管打开，且所述第二薄膜晶体管和所述第三薄膜晶体管打开，所述上拉节点通过所述第四薄膜晶体管拉低到低电平，并通过所述第二薄膜晶体管和所述第三薄膜晶体管拉低到低电平以进行加速放电；
当所述第二信号输入端提供的输入信号为低电平且第一信号输入端提供的输入信号为高电平、所述第二信号控制端提供的控制信号为高电平且第一信号控制端提供的控制信号为低电平、所述第一时钟信号输入端提供的时钟信号为高电平时，所述第一薄膜晶体管打开，且所述第五薄膜晶体管和所述第六薄膜晶体管打开，所述上拉节点通过所述第一薄膜晶体管拉低到低电平，并通过所述第五薄膜晶体管和所述第六薄膜晶体管拉低到低电平以进行加速放电。
6.如权利要求3所述的阵列基板栅极驱动电路，其特征在于，还包括：
第七薄膜晶体管，所述第七薄膜晶体管的栅极与漏极相连后连接到所述第一时钟信号输入端；
第八薄膜晶体管，所述第八薄膜晶体管的漏极与所述上拉节点相连，所述第八薄膜晶体管的栅极与所述第七薄膜晶体管的源极相连，所述第八薄膜晶体管的栅极与所述第七薄膜晶体管的源极之间的节点作为下拉节点；
第九薄膜晶体管，所述第九薄膜晶体管的栅极与所述上拉节点相连，所述第九薄膜晶体管的漏极与所述下拉节点相连；
第十薄膜晶体管，所述第十薄膜晶体管的栅极与所述第一电容的另一端相连，所述第十薄膜晶体管的漏极与所述下拉节点相连；
第十一薄膜晶体管，所述第十一薄膜晶体管的漏极与所述第一电容的另一端相连，所述第十一薄膜晶体管的栅极与所述下拉节点相连；
第十二薄膜晶体管，所述第十二薄膜晶体管的漏极与第二时钟信号输入端相连，所述第十二薄膜晶体管的栅极与所述上拉节点相连，所述第十二薄膜晶体管的源极与所述第一电容的另一端相连；
其中，所述第八薄膜晶体管的源极、所述第九薄膜晶体管的源极、所述第十薄膜晶体管的源极和所述第十一薄膜晶体管的源极共同连接到直流低电平信号端，所述下拉节点与所述直流低电平信号端之间连接有第二电容。
7.如权利要求6所述的阵列基板栅极驱动电路，其特征在于，其中，
当所述第一时钟信号输入端提供的时钟信号为高电平时，所述第二时钟信号输入端提供的时钟信号为低电平；
当所述第二时钟信号输入端提供的时钟信号为高电平时，所述第一时钟信号输入端提供的时钟信号为低电平。
8.如权利要求6所述的阵列基板栅极驱动电路，其特征在于，当所述第一信号控制端提供的控制信号为高电平且所述第二信号控制端提供的控制信号为低电平时，其中，
在所述第一信号输入端提供的输入信号为高电平、所述第一时钟信号输入端提供的时钟信号为高电平且所述第二时钟信号输入端提供的时钟信号为低电平时，所述上拉节点变为高电平，所述第十二薄膜晶体管打开，所述阵列基板栅极驱动电路的输出端输出低电平；
在所述第一时钟信号输入端提供的时钟信号为低电平且所述第二时钟信号输入端提供的时钟信号为高电平时，所述第一电容对所述上拉节点进行电压自举以使所述上拉节点保持高电平，所述第十二薄膜晶体管打开，所述阵列基板栅极驱动电路的输出端输出高电平；
在所述第一时钟信号输入端提供的时钟信号为低电平且所述第二时钟信号输入端提供的时钟信号为低电平时，所述上拉节点保持高电平，所述第十二薄膜晶体管打开，所述阵列基板栅极驱动电路的输出端输出低电平；
在所述第二信号输入端提供的输入信号为高电平、所述第一时钟信号输入端提供的时钟信号为高电平且所述第二时钟信号输入端提供的时钟信号为低电平时，所述第四薄膜晶体管打开，所述第七薄膜晶体管打开，所述上拉节点拉低到低电平，所述第九薄膜晶体管关闭，所述下拉节点变为高电平，所述第十一薄膜晶体管打开，所述阵列基板栅极驱动电路的输出端输出低电平。
9.一种触控显示装置，其特征在于，包括如权利要求1-8中任一项所述的阵列基板栅极驱动电路。
10.一种触控式电子设备，其特征在于，包括如权利要求9所述的触控显示装置。