一种压缩式并行处理架构和集成电路芯片的制作方法

本发明涉及指一种压缩式并行处理架构和集成电路芯片。

背景技术：

人工智能和机器学习中的许多处理，都涉及线性代数运算，在过去几十年里，许多重要的概念，如奇异值分解(singularvaluedecomposition，简称svd)和其他紧密耦合的数学技术，作为解决广泛问题的强大工具，得到了广泛的应用。对于去相关运算，或数学上所说的，生成一系列相互正交的输出向量，对人工智能和机器学习尤为重要。

现有的并行处理架构的硬件结构可压缩性不足。

技术实现要素：

本发明提出一种压缩式并行处理架构和集成电路芯片，解决了现有技术中并行处理架构的硬件结构可压缩性不足的问题。

本发明的技术方案是这样实现的：

一种压缩式并行处理架构，包括n个去相关单元，n为大于2的整数，所述去相关单元包括左侧输入通道、右侧输入通道、左侧输出通道和右侧输出通道，相邻或首尾两个去相关单元的输入通道输入同一输入数据向量，所述去相关单元的右侧输出通道通过第一反馈通道与自身的左侧输入通道连接，其左侧输出通道通过第二反馈通道与左侧或末尾的去相关单元的右侧输入通道连接，所述去相关单元对左侧输入数据向量和右侧输入数据向量进行去相关批次运算。

优选的，所述去相关单元的左侧输入数据向量为右侧输入数据向量为左侧输出数据向量为右侧输出数据向量为

其中，m为去相关层次；

i，j为通道指数；

k为每个输出通道数据序列中的特定数据样本；

*为复共轭；

k为每个输出通道数据序列中的特定数据样本的总数。

优选的，所述n个去相关单元设为一行。

优选的，所述n个去相关单元首尾连接，设为环形。

一种集成电路芯片，包括任一项所述的压缩式并行处理架构。

本发明的有益效果在于：

1)通过检查计算对称性，并基于在雷达和无线通信信号处理中应用“去相关”计算技术的经验，发明了一种基于使用信号反馈环以获得批处理的压缩式并行处理架构。

2)导致线性处理产生阵列结构或环状架构。这种环状架构是通过连接线性阵列的一端与另一端，并在此过程中缩短部分通信线路而形成的。总体来说，在集成电路芯片设计和硬件实现方面，使用线性阵列或环状架构所带来的灵活性，可提供更实际的工程选项。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为去相关单元一个实施例的结构示意图；

图2为未压缩的并行处理架构的结构示意图；

图3为本发明一种压缩式并行处理架构的结构示意图；

图4为本发明一种压缩式并行处理架构的三维结构示意图；

图5为3d芯片的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1所示，本发明提出了一种压缩式并行处理架构，包括n个去相关单元，n为大于2的整数，所述去相关单元包括左侧输入通道、右侧输入通道、左侧输出通道和右侧输出通道，相邻或首尾两个去相关单元的输入通道输入同一输入数据向量，所述去相关单元的右侧输出通道通过第一反馈通道与自身的左侧输入通道连接，其左侧输出通道通过第二反馈通道与左侧或末尾的去相关单元的右侧输入通道连接，所述去相关单元对左侧输入数据向量和右侧输入数据向量进行去相关批次运算。

如图2所示，未压缩的“n输入-2n输出”并行处理架构被用作本发明的基础。这个基础，是在某些特殊应用环境和运算条件下硬件压缩的创新起点。本质上讲，这种硬件压缩突破是基于雷达和无线通信系统中常见的批处理状态时所使用的信号反馈环技术。这种架构上的突破，还能促使物理上的改变，即可以使得二维平面处理阵列压缩为线阵列，也可将线性阵列转换为闭环结构。这对未来人工智能芯片设计，尤其是在芯片空间优化方面具有重要的意义。

在不少的处理中，当前批次与下一批次到达的时间间隔是足够长的，因而当前批次的数据可在整个架构中逐行传播。换句话说，当某一行正在处理数据时，架构中的其他行其实正处于空闲状态。因而图2的结构可通过使用如图3所示的反馈环进行压缩，将去相关处理架构压缩至仅剩1行。

所述去相关单元的左侧输入数据向量为右侧输入数据向量为左侧输出数据向量为右侧输出数据向量为

其中，m为去相关层次；

i，j为通道指数；

k为每个输出通道数据序列中的特定数据样本；

*为复共轭；

k为每个输出通道数据序列中的特定数据样本的总数。

如图2所示，通过使用x³4(k；3,2,1)这个输出通道来阐明本发明的处理顺序：

上标“3”代表x³4(k；3,2,1)这个输出通道，曾经过3个层次的去相关运算。注：图2中输入通道符号里的上标“0”，代表在输入通道初始阶段，还未执行任何去相关运算。

括号中的系数“k”，代表每个输出通道数据序列中的特定数据样本。“k”从1到k排序，k为给定输出通道数据序列中的数据样本的总数。

下标“4”以及x³4(k；3,2,1)中剩余的其他符号，反映出这个特定的输出通道，是通过完成第4个输入通道与其他输入通道的所有可能和必要的去相关运算后生成的。

由于本发明涉及到“n输入-2n输出”处理架构的开发，因此每个输入通道都对应两个输出通道。在这个用于阐述的例子中：

x³4(k；3,2,1)与x³4(k；1,2,3)都与同一条，即第4条输入通道相对应，或者说都从这条通道演化而来。

理论上，这两条输出通道将产生同样的输出数据序列。但由于系统噪音及其他原因，它们未必会产生完全相同的输出数据序列。而本例子中，x³4(k；3,2,1)与x³4(k；1,2,3)的主要区别，是因它们执行去相关运算时的不同顺序造成的。即：x³4(k；3,2,1)的输出通道的生成，始于第4条与第3条输入通道的去相关运算，而x³4(k；1,2,3)的输出通道的生成，则始于第4条与第1条输入通道的去相关运算，以此类推。换句话说，括号里的编号顺序，代表着去相关运算发生的顺序。因此这个编号系统的设计，会让整个处理架构中的所有去相关运算步骤更加清晰明了。了解和利用去相关运算的顺序，对特定信号处理条件和机器学习应用非常重要。此外，上述的编号和系数系统设计，也可支持使用或涉及此处理结构发明的应用的工程开发。

如图3所示，所述n个去相关单元设为一行。

如图4所示，所述n个去相关单元首尾连接，设为环形。

图3和图4中，对输入数据向量进行去相关批量运算得到的输出数据向量如下表所示：

本发明还提出了一种集成电路芯片，包括任一项所述的压缩式并行处理架构。

如图5所示，本发明还可利用去相关单元和信号反馈通道(信号反馈环)构建3d芯片，图中每个小立方体在概念上表示一个“去相关单元”，标号1为线性阵列的并行处理任务示例1，标号2为环状阵列的并行处理任务示例2，标号3为线性阵列的并行处理任务示例3，使得单个芯片能够同时执行多个去相关运算任务，效率高，而且芯片体积小。

本发明的有益效果在于：

1)通过检查计算对称性，并基于在雷达和无线通信信号处理中应用“去相关”计算技术的经验，发明了一种基于使用信号反馈环以获得批处理的压缩式并行处理架构。

2)导致线性处理产生阵列结构或环状架构。这种环状架构是通过连接线性阵列的一端与另一端，并在此过程中缩短部分通信线路而形成的。总体来说，在集成电路芯片设计和硬件实现方面，使用线性阵列或环状架构所带来的灵活性，可提供更实际的工程选项。

上述技术方案公开了本发明的改进点，未详细公开的技术内容，可由本领域技术人员通过现有技术实现。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。