半导体存储器的冗余电路的制作方法

专利名称：半导体存储器的冗余电路的制作方法
技术领域：
本发明涉及具有救济(relief)缺陷存储单元(defective memory cell)的冗余电路的半导体存储器。
一般来说，半导体存储器具有用于提高产品(Product)成品率(yield)的冗余电路。在存储单元阵列(normal cell array)内存在缺陷存储单元的情况下，冗余电路具有将该缺陷存储单元替换(replace)为备用存储单元阵列内的冗余存储单元(redundancy memory cell)的功能。
现在最一般的冗余电路采用以救济单位(替换单位)将缺陷存储单元替换为冗余存储单元的方式。所谓救济单位(relief unit)就是在将缺陷存储单元替换为冗余存储单元的情况的同时被替换的存储单元的集合。救济单位一般具有设定为与一个或多个字线连接的存储单元的情况(行单位)，以及设定为与一个或多个位线对连接的存储单元的情况(列单位)。
在将与多个字线连接的存储单元(多个行)作为救济单位的情况中，例如包含将该多个字线与一个行译码器连接，以行译码器单位，将缺陷存储单元替换为冗余存储单元的情况。在将与多个位线对连接的存储单元(多个列)作为救济单位的情况中，例如包含将该多个位线对与一个I/O(Input/Output)线对连接，以I/O线对单位，将缺陷存储单元替换为冗余存储单元的情况。
实际上在由多个能同时存取的多个存储体构成半导体存储器的情况，把1个存储体(具有一定存储容量的存储单元阵列)作为救济块单位(reliefblockunit)。所谓救济块单位意味着每个救济单位的有效替换范围。也就是说，这时在1个救济块单位内，按照每个救济单位，缺陷存储单元被替换为冗余存储单元。即1个存储体(bank)内的缺陷存储单元仅能由该存储体内的冗余存储单元替换，不能由其他存储体内的冗余存储单元替换。
为了在每个救济单位将缺陷存储单元替换为冗余存储单元，要把指定具有缺陷存储单元的救济单位的地址(失效地址)预先登记在地址登记用存储器(例如fuse set)中，在半导体存储器动作时，必须判断外部地址或内部地址与该故障地是否一致。
因此，半导体存储器(存储器片)内的多个存储体每一个都有与救济单位数目相同的地址登记用存储器(失效地址存储器)。失效地址存储器由非易失存储器构成。非易失存储器现在主要采用熔丝。由该熔丝构成的失效地址存储器称为熔丝装置(fuse set)。
在1个存储体内，救济单位和熔丝装置一对一对应配置。也就是说，1个存储体内的熔丝装置数目等于该存储体内的救济单位数目。
熔丝装置包含用于存储失效地址的多个熔丝元件。1个熔丝元件可根据该熔丝元件是否切断，存储1比特的数据。N比特的失效地址由N个熔丝元件存储。
熔丝装置的构成是简单的，由熔丝装置存储失效地址的方式，目前被广泛采用。


图1表示具有熔丝装置的半导体存储器的主要部分。
在本例中，具有实质上能同时存取的多个存储体，救济部件单位是1个存储体，救济单位将1个行译码器的半导体存储器作为对象。
存储单元阵列由8个子阵列10构成，1个存储体BANKi(i＝0，1，…7)内配置1个子阵列10。这时，8个存储体BANK0，BANK1，…BANK7例如按列方向邻接配置。各存储体BANKi(i＝0，0，…7)包含标准单元阵列11、备用单元阵列12、行译码器13、固定备用行译码器(fixed spare row decoder)14以及固定熔丝装置(fixed fuse set)15。
标准单元阵列11例如有512k比特的存储容量，在标准单元阵列11上配置512条字线16和1024个位线对。在本例中，行译码器13设定为128个，1个行译码器与4条字线16连接。
备用单元阵列12例如有16k比特的存储容量，在备用单元阵列12上配置16条备用字线17和1024个位线对。固定备用行译码器14设定为4个，1个固定备用行译码器与4条备用字线17连接。
列译码器19与8个存储体BANK0，BANK1，…BANK7中最端部的存储体BANK7邻接配置。列选择线(CSL)18为8个存储体BANK0，BANK1，…BANK7共用，配置在存储体BANK0，BANK1，…BANK7上。列选择线18从列译码器19向存储体BANK0侧延伸。
在本例中，把1个存储体作为救济部件单位，把1个行译码器(4条字线)作为救济单位，在1个存储体内设置4个固定备用行译码器。因此，在1个存储体内最多可将4个行译码器替换为固定备用行译码器。
也就是说，若在标准单元阵列11内包含缺陷存储单元，而且与128个行译码器中的缺陷存储单元有关的行译码器(defective row decoder)是4个以内时，才能把该缺陷行译码器替换为固定备用行译码器。其结果即可减低半导体存储器的故障率，提高产品的成品率(良好率)。
在各存储体BANKi(i＝0，1，…7)内，与4个固定备用行译码器14相对应，设置4个固定熔丝装置15。各固定熔丝装置可存储1个失效地址。
当输入地址(外部地址或内部地址)被输入到各固定熔丝装置，例如在全部固定熔丝装置中输入地址与失效地址不一致时，行译码器13为激活状态(DISABLE F＝1)，全部固定备用行译码器14为不激活状态。
若至少在1个固定熔丝装置中输入地址与失效地址一致时，行译码器13为不激活状态(D1 SABLE F＝0)，与至少1个固定熔丝装置对应的固定备用行译码器为激活状态。
图2表示存储体内的固定熔丝装置。
本例中，图1的4个固定备用行译码器14与4个固定熔丝装置15对应。如图1所示，当半导体存储器由8个存储体构成时，在半导体存储器(存储器片)内设置32个(＝4×8)固定备用行译码器及固定熔丝装置。
如图1所示，当在1个存储内存在128(27)个行译码器时，为了指定该128个行译码器中的1个，必须有7比特的地址信号A0，A1，…A6。为了存储失效地址，至少必须有7个熔丝部件(熔丝元件)20。
在本例中，设置1个熔丝部件(熔丝元件)20’，作为决定是否使用固定熔丝装置15的启动熔丝，在1个固定熔丝装置15内共计配置8个熔丝部件20，20’。
如图3所示，1个熔丝部件由P通道MOS晶体管Qp、n通道MOS晶体管Qn以及熔丝元件FUSE构成。熔丝部件的输出信号在熔丝元件FUSE切断的情况下为“1”，在未切断的情况下为“0”。
存储失效地址的7个熔丝部件20的输出信号，输入到失效地址一致检测器21内的比较器22。在比较器22，输入地址A0，A1，…A6与熔丝部件20的输出信号(失效地址)进行比较。比较器22例如由“同”(Exclusive NOR)电路构成，两者一致时，输出“1”。
比较器22的输出信号及熔丝部件20’的输出信号，输入到AND电路(失效地址一致检测器)23。熔丝部件(启动熔丝)20’的输出信号在使用包含该熔丝部件20’的固定熔丝装置15的情况下设定为“1”，不使用时设定为“0”。
因此，在使用固定熔丝装置15，并且输入地址与失效地址一致的情况下，AND电路(失效地址一致检测器)23的输出信号为“1”，固定备用行译码器被激活。这时，NOR电路24的输出信号DISABLE F为“0”，行译码器未被激活。当4个固定熔丝装置15的输出信号全部为“0”时，NOR电路24的输出信号DISABL E为“1”，行译码器被激活。
图4表示存储体内子阵列和其附近的情况。
在各存储体内配置了读出放大器25及列选择开关26。读出放大器25与位线对BL，bBL连接。本例中，表示仅在读出放大器25一侧连接位线对BL，bBL的情况，然而在读出放大器25两侧连接位线对BL，bBL也是可以的。
字线WL与存储单元MC连接，备用字线SWL与备用单元(redundancymemory cell)SC连接。位线对BL，bBL通过读出放大器25及列选择开关26与数据线对(DQ线对)DQ，bDQ连接。
列选择线CSL与列选择开关26连接。如图1的符号18所示，列选择线CSL为多个存储体共用。列地址信号由列译码器译码，其译码结果经列选择线CSL传递到列选择开关26。
下面研究半导体存储器(存储器片)内的固定熔丝装置(熔丝元件)数目与可由该固定熔丝装置救济的救济单位数目的关系。
本例中，把具有实质上能同时存取的多个存储体的半导体存储器作为对象。首先，作为前提条件，把救济部件单位作为1个存储体，并假定在半导体存储器内配置了2M(M是自然数)个救济部件单位。在1个救济部件单位内，配置由N(N是自然数)比特的地址指定的2N个救济单位(例如行译码器)，而且还配置S(S是自然数)个冗余救济单位(例如固定备用行译码器)。
这里对1个救济部件单位内的熔丝数目进行研究。
例如，当2N个救济单位中的1个不好(失效)时，必须将该不好的救济单位替换为S个冗余救济单位内的1个。这样，为指定该替换的必要熔丝数目是用于决定是否使用熔丝装置的1个启动熔丝与存储N比特的地址(失效地址)的N个熔丝之和(N+1)个。
因此，在存储冗余替换数据的1个熔丝装置内，配置了(N+1)个熔丝。
另外，由于存在S个冗余救济单位，因此也必须与之相对应设置S个熔丝装置，其结果是在1个救济部件单位内共计配置(N+1)×S个熔丝。
因此，由于在半导体存储器(存储器片)内配置了2M个救济部件单位，则半导体存储器内冗余用熔丝总数为(N+1)×S×2M个。
对于这种结构的半导体存储器，在1个救济部件单位内的S个救济单位内，可以对应各自至少产生1个缺陷存储单元的情况。也就是说，在1个救济部件单位内，如果包含缺陷存储单元的救济单位是S个以内，则半导体存储器的救济是可能的，反之，当包含缺陷存储单元的救济单位超过S个，则半导体存储器的救济是不可能的。
对于半导体存储器(存储器片)来说，当包含缺陷存储单元的救济单位是S×2M个以内时，通过冗余电路，从缺陷存储单元向冗余存储单元的替换是可能的。但是，在1个救济部件单位内，包含缺陷存储单元的救济单位必须是在S个以内。
归纳以上内容如下①芯片内的冗余用熔丝总数(N+1)×S×2M②芯片内的冗余救济单位总数S×2M③芯片内的熔丝装置总数S×2M④芯片内能替换的救济单位数S×2M(但是，救济单位部件内能替换的救济单位的最大数是S个)⑤芯片内的救济部件单位总数2M然而，近年来，具有多个存储体，各存储体同时被激活，各存储体同时进行读/写操作的半导体存储器，已经成为主流。
对于这种规格的半导体存储器，为了提高产品的成品率，最好提高半导体存储器的救济效率。半导体存储器救济效率的提高，可通过增加各存储体(各救济部件单位)内的冗余救济单位的数目来达到。
但是，当增加救济单位的数目时，也将增加与其对应设置的熔丝装置的数目，则芯片内冗余电路的占有面积就增加了。这样，涉及到半导体存储器电路(除去冗余电路)的配置，出现芯片内面积效率低下，芯片尺寸变大等问题。特别是当芯片内的缺陷存储单元的统计分布偏于1个存储体(救济单位)时，为了提高救济效率，必须在1个存储体内设置非常多的救济单位及熔丝装置，则面积效率的低下和芯片尺寸的增大更为显著。
救济单位及熔丝装置数目与芯片内的存储体(救济部件单位)数目成比例。因此，若一边维持足够的救济效率一边增加芯片内的存储体数目，也将增加救济单位及熔丝装置的数目，致使面积效率低下，芯片尺寸加大。
随着熔丝(熔丝装置)数目的增多，在半导体存储器的测试后，通过激光对熔丝的切断，在登记指定包含缺陷存储单元的救济单位的失效地址时，若熔丝未能正确切断，将不可能实现冗余电路的替换。这样，就不能提高产品的成品率。
为了解决上述缺点，本发明的目的是提供一种具有新型冗余电路的半导体存储器，它可以用具有较少存储容量的失效地址存储器(例如熔丝装置)，实现较高的救济效率。
本发明的半导体存储器具有标准译码器；救济标准译码器的固定备用译码器；与固定备用译码器相关配置的固定存储器；救济标准译码器的变址备用译码器；与变址备用译码器的配置无关并存储变址数据的变址存储器。在固定存储器中登记指定标准译码器的失效地址时，标准译码器被替换为固定备用译码器。在变址存储器中登记失效地址，并且变址数据指定变址备用译码器时，标准译码器被替换为变址备用译码器。
本发明的半导体存储器具有多个存储体；除多个存储体外，与变址备用译码器无关连地配置并登记变址数据的变址存储器。各存储体具有标准译码器；救济标准译码器的固定备用译码器；与固定备用译码器相关配置的固定存储器；救济标准译码器的变址备用译码器。变址数据能完成使变址存储器与多个存储体中之一内的变址备用译码器相关的分配任务。在变址存储器中登记指定多个存储体中之一内的标准译码器的失效地址时，标准译码器可被替换为与变址存储器相关的多个存储体中之一内的变址备用译码器。
本发明的半导体存储器具有多个存储体；除多个存储体外，与变址备用译码器无关连地配置并登记变址数据的至少1个变址存储器。各存储体具有标准译码器；救济标准译码器的固定备用译码器；与固定备用译码器相关配置的固定存储器；救济标准译码器的至少1个变址备用译码器。至少1个变址存储器，根据其登记的变址数据，与至少1个变址备用译码器相关。当多个存储体的数目为2M(M是自然数)，至少1个变址备用译码器的数目为S1(S1是自然数)，至少1个变址存储器的数目为L时，满足1≤L≤2M×S1。
本发明的半导体存储器具有多个存储体；除多个存储体外，与变址备用译码器无关连地配置并登记变址数据的变址存储器。各存储体具有标准译码器；救济标准译码器的变址备用译码器。变址数据能完成使变址存储器与多个存储体中之一内的变址备用译码器相关的分配任务。在变址存储器中登记指定多个存储体中之一内的标准译码器的失效地址时，标准译码器可被替换为与变址存储器相关的多个存储体其中之一内的变址备用译码器。
本发明的半导体存储器具有多个存储体；除多个存储体外，与变址备用译码器无关连地配置并登记变址数据的至少1个变址存储器。各存储体具有标准译码器；救济标准译码器的至少1个变址备用译码器。至少1个的变址存储器根据其登记的变址数据，与至少1个的变址备用译码器相关。当多个存储体S的数目为2M(M是自然数)，至少1个的变址备用译码器数目为S1(S1是自然数)，至少1个的变址存储器数目为L时，满足1≤L≤2M×S1。
图1是表示已有的半导体存储器的图。
图2是表示图1的固定熔丝装置例子的图。
图3是表示图2的熔丝部件例子的图。
图4是表示图1的子阵列及其附近的图。
图5是表示本发明半导体存储器第1例的图。
图6是表示图5的变址熔丝装置的第1例的图。
图7是表示图6的译码器例子的图。
图8是表示图5的变址熔丝装置第2例的图。
图9是表示图8的译码器例子的图。
图10是表示图5的固定熔丝装置例子的图。
图11是表示本发明半导体存储器第2例的图。
图12是表示图11的变址熔丝装置第1例的图。
图13是表示图12的译码器例子的图。
图14是表示图11的变址熔丝装置第2例的图。
图15是表示图14的译码器例子的图。
下面参照附图，详细说明本发明的半导体存储器。
图5表示本发明的半导体存储器第1例的主要部分。
本例中，具有实质上能同时(包含稍微有些偏差)存取的多个存储体，救济部件单位是1个存储体，将救济单位是行译码器的半导体存储器作为对象。
本例中，存储单元阵列由8个子阵列10构成，1个存储体BANKi(i＝0，1，…7)内配置1个子阵列10。在半导体存储器(存储器片)内配置8个存储体BANK0，BANK1，…BANK7，这些存储体BANK0，BANK1，…BANK7按列方向邻接配置。
本例中，1个存储体BANKi(i＝0，1，…7)内配置1个子阵列10，当然，1个存储体BANKi(i＝0，1，…7)内也可以配置多个子阵列。
各存储体BANKi(i＝0，1，…7)包含标准单元阵列11、备用单元阵列12、行译码器13、固定备用行译码器14F、变址备用行译码器14M以及固定熔丝装置15F。
标准单元阵列11具有512k比特的存储容量，在标准单元阵列11上配置512条字线16和1024个位线对。本例中，行译码器13设定为128个，在1个行译码器上连接4条字线16。在1个行译码器上连接的字线数目可以是1条也可以是多条。
备用单元阵列12具有16k比特的存储容量，在备用存储单元阵列12上配置16条备用字线17和1024个位线对。固定备用行译码器14F设定为2个，在1个固定备用行译码器上连接4条备用字线17。变址备用行译码器14M也设定为2个，在1个变址备用行译码器上连接4条备用字线17。
在1个备用行译码器(固定或变址)上连接的字线条数与在1个行译码器上连接的字线条数相同。
列译码器19与位于8个存储体BANK0，BANK1，…BANK7中最端部的存储体BANK7邻接配置。列选择线(CSL)18为8个存储体BANK0，BANK1，…BANK7共用，配置在存储体BANK0，BANK1，…BANK7上。列选择线(CSL)18从列译码器19向存储体BANK0方向延伸。
在本例中，将1个行译码器(4条字线)作为救济单位，与图1所示的已有例一样，在1个存储体(救济部件单位)BANKi(i＝0，1，…7)内设置4个备用行译码器。但是，在本例中，把该4个备用行译码器中的2个作为固定备用行译码器14F，把剩余的2个作为变址备用行译码器14M。
固定备用行译码器14F具有与已有的固定备用行译码器同样的功能。也就是说，1个存储体BANKi(i＝0，1，…7)内的2个固定备用行译码器14F可替换为该存储体BANKi内的2个行译码器。
在各存储体BANKi(i＝0，1，…7)内，与2个固定备用行译码器14F相对应地设置2个固定熔丝装置15F。各固定熔丝装置可存储1个失效地址。
在各固定熔丝装置输入行地址。对于1个存储体内的全部固定熔丝装置，若行地址与失效地址不一致时，则该存储体内的行译码器13为激活状态(DISABLE F＝“1”)，固定备用行译码器14F为不激活状态。
对于1个存储体内的至少1个固定熔丝装置，若行地址与失效地址一致时，则该存储体内的行译码器13为不激活状态(DISABLE F＝“0”)，与至少1个固定熔丝装置对应的固定备用行译码器为激活状态。
变址备用行译码器14M具有与已有的固定备用行译码器不同的功能。也就是说，当与1个存储体内的与变址备用行译码器14M相对应的变址熔丝装置15M存在时，变址备用行译码器14M可以替换为该存储体内的行译码器13。
例如，当多个存储体不同时存取，仅存取1个存储体时，通过变址熔丝装置15M，可将1个存储体内的行译码器替换为与该存储体不同的存储体内的变址备用行译码器。
本例中，变址备用行译码器14M在1个存储体内设置2个。这样，在半导体存储器(存储器片)内，就存在16个(2个×8存储体)变址备用行译码器14M。
有如与固定备用行译码器相对应地设置固定熔丝装置一样，对于变址备用行译码器14M设置变址熔丝装置15M。
但是，变址熔丝装置15M与固定熔丝装置15F不同，未与变址备用行译码器14M对应地设置。也就是说，没有限定变址熔丝装置15M与变址备用行译码器14M的对应关系。
变址熔丝装置15M配置在存储体外部，其数目最大为16个，最小为1个。变址熔丝装置15M的最大数目是16个的理由是因为变址备用行译码器14M是16个。
本例中，变址熔丝装置15M设置8个。但是，8个变址熔丝装置15M与8个存储体BANK0，BANK1，…BANK7之间没有任何关系。
对应于16个变址备用行译码器14M，设置16条信号线(总线)BANK SELECT0A，BANK SELECT 0B，BANK SELECT 1A，BANK SELECT 1B，BANK SELECT 2A，BANK SELECT 2B，BANK SELECT 3A，BANK SELECT 3B，BANK SELECT 4A，BANKSELECT 4B，BANK SELECT 5A，BANK SELECT 5B，BANK SELECT 6A，BANK SELECT6B，BANK SELECT 7A，BANK SELECT 7B。
例如，信号线BANK SELECT 0A与存储体BANK0内的2个变址备用行译码器14M中的一个连接，信号线BANK SELECT 0B与存储体BANK0内的2个变址备用行译码器14M中的另一个连接。这样，信号线BANK SELECT iA(i＝0，1，…7)与存储体BANKi内的2个变址备用行译码器14M中的一个连接，信号线BANKSELECT iB与存储体BANKi内的2个变址备用行译码器14M中的另一个连接。
从各变址熔丝装置15M分别引出16条输出线，该16条输出线与对应的16条信号线BANK SELECT iA，BANK SELECT iB(i＝0，1，…7)连接。本例中，各变址熔丝装置15M规定的1条输出线共同连接规定的1条信号线，构成所谓的“线‘或’逻辑”。也就是说，对相互共同连接的8个变址熔丝装置15M的8条输出线的值进行‘或’运算的结果，即为共同的1条信号线的值。
输入地址(存储体地址信号及行地址信号)被输入到各变址熔丝装置15M。具有与该输入地址一致的失效地址的1个变址熔丝装置使16条信号线BANKSELECT iA，BANK SELECT iB(i＝0，1，…7)中的1条处于激活状态(“1”)。各信号线BANK SELECT iA，BANK SELECT iB(i＝0，1，…7)因构成“线‘或’逻辑(wired OR Logic)”，因此1条输出线为“1”时，与其相关的1条信号线也为“1”。
这样，与激活状态信号线对应的存储体，即由输入地址指定的存储体内的变址备用行译码器被激活，则该存储体内不良行译码器被替换为该存储体内的变址备用行译码器。
这时，与激活状态信号线对应的存储体内的行译码器为非激活状态(DISABLE M＝“0”)。非激活状态的存储体，即由输入地址指定的存储体以外的存储体，行译码器为激活状态(DISABLEM＝“1”)，变址备用行译码器为非激活状态。
另一方面，当不存在具有与输入地址一致的失效地址的变址熔丝装置时，全部存储体的行译码器为激活状态(DISABLE M＝“1”)，变址备用行译码器为非激活状态。
本例中，由于1个存储体内配置2个变址备用行译码器，因此最多可把该存储体内的2个行译码器替换为该存储体内的变址备用行译码器。然而，变址熔丝装置未与变址备用行译码器对应设置。因此，在各变址熔丝装置中必须包含表示与哪个存储体的哪个变址备用行译码器对应的变址数据。
图6表示图5的变址熔丝装置的第1例。
本例中，半导体存储器由8个存储体构成，对于在1个存储体内配置128(27)个行译码器和2个变址备用译码器的情况，进行讨论。
在1个存储体内存在128(27)个行译码器的情况下，为了指定128个行译码器中的1个，必须有7比特的地址信号A0，A1，…A6。为了存储失效地址，至少必须有7个熔丝部件(熔丝元件)20MA。
另外，设置1个熔丝部件(熔丝元件)20M’，作为决定是否使用变址熔丝装置15M的启动熔丝。
共计设置4个用于存储使变址备用行译码器与变址熔丝装置相互对应的数据即变址数据的熔丝部件(熔丝元件)20MB，20M”。3个熔丝部件20MB是对应于变址熔丝装置与存储体的，1个熔丝部件20M”用于选择存储体内2个变址备用行译码器中的1个的。
这样，在本例中，1个变址熔丝装置内共计配置12个(7+1+4)熔丝部件(熔丝元件)。
本例中是以8(23)个存储体实际上同时存取的多个存储体的同时存取为前提的，所以行译码器只能以其所属的存储体内的变址备用行译码器进行替换。因此，与变址熔丝装置和存储体对应的熔丝部件20MB的数目是3个。也就是说，3个熔丝部件20MB可以存储具有缺陷存储单元的行译码器所属的存储体的地址。
但是，对于进行多个存储体同时存取的半导体存储器，把某个存储体内的行译码器替换为另一个存储体内的变址备用行译码器也是可能的。这种情况下，与变址熔线装置和存储体对应的熔丝部件的数目共计6个，其中用于存储包含缺陷存储单元的行译码器所属存储体的地址的是3个，用于存储替换该行译码器的变址备用行译码器所属存储体的地址的是3个。
如图3所示，1个熔丝部件由电源端子VCC，在VSS间串联连接的P通道MOS晶体管Qp、n通道MOS晶体管Qn以及熔丝元件FUSE构成。输出节点为2个MOS晶体管Qp、Qn的连接点。
首先，熔丝数据使MOS晶体管Qp为接通状态，使MOS晶体管Qn为断开状态，将输出节点接入VCC，此后，使MOS晶体管Qp为断开状态，使MOS晶体管Qn为接通状态并读出。在熔丝元件FUSE被切断时，熔丝数据为“1”(接通电位VCC维持)，未切断时为“0”(VSS)。
存储指定含有缺陷存储单元的行译码器的失效地址的7个熔丝部件20MA的输出信号，被输入到失效地址一致检测器21M内的比较器22MA。存储包含该缺陷存储单元的行译码器所属存储体的地址(存储体地址)的3个熔丝部件20MB的输出信号，被输入到失效地址一致检测器21M内的比较器22MB。
比较器22MA对行地址信号A0，A1，…A6和熔丝部件20MA的输出信号(失效地址)进行比较，比较器22MB对存储体地址信号B0、B1、B2和熔丝部件20BM的输出信号进行比较。
比较器22MA，22MB由“同”电路(Exclusive NOR)构成，两者一致时输出“1”。
比较器22MA，22MB的输出信号输入到AND电路(失效地址一致检测器)23M。当行地址A0，A1，…A6和熔丝部件20MA的输出信号相互一致，而且，存储体地址B0，B1，B2和熔丝部件20MB的输出信号也相互一致时，AND电路(失效地址一致检测器)的输出信号MATCH为“1”。
熔丝部件20M’的输出信号ENABLE FUSE SET在使用包含该熔丝部件20M’的变址熔丝装置15M时设定为“1”，不使用时设定为“0”。
熔丝部件20M”的输出信号在使用存储体内2个变址备用行译码器中的一个时设定为“1”，使用另一个时设定为“0”。
译码器27根据AND电路23M的输出信号MATCH、熔丝部件20MB的输出信号SELECT B0，SELECT B1，SELECT B2、熔丝部件20M’的输出信号ENABLE FUSESET以及熔丝部件20M”的输出信号SELECT SRD，使16条输出线BANK SELECTiA，BANK SELECT iB(i＝0，1，…7)中的1条为激活状态。
信号MATCH是表示存在有缺陷的行译码器的信号，有缺陷的行译码器存在时为激活状态(“1”)。当信号MATCH以及信号ENABLE FUSE SET分别为激活状态(“1”)时，则16条输出线BANK SELECT iA，BANK SELECT iB(i＝0，1，…7)可分别为激活状态(译码器27被激活)。
16条输出线BANK SELECT iA，BANK SELECT iB(i＝0，1，…7)中的哪1条为激活状态，由信号SELECT B0，SELECT B1，SELECT B2以及信号SELECT SRD决定。由该4比特的信号SELECT B0，SELECT B1，SELECT B2，SELECT SRD选择16条输出线BANK SELECT iA，BANK SELECT iB(i＝0，1，…7)中的1条。
如图5所示，与激活状态(“1”)的1条输出线对应的1个变址备用行译码器被激活，具有该变址备用行译码器的存储体，通过NOR电路28，DISABLE为“0”，行译码器不激活。
由于剩余的15条输出线都为非激活状态(“0”)，因此，在这些输出线对应的变址备用行译码器不激活。2个变址备用行译码器都是非激活状态的存储体，通过NOR电路28，DISABLE M为“1”，行译码器被激活。
图7表示图6的变址熔丝装置内的译码器。
本例的译码器由16个AND电路29构成。在1个AND电路29中输入4比特信号SELECT B0，SELECT B1，SELECT B2，SELECT SRD的16种组合中的一种。在全部AND电路29中分别输入信号MATCH，ENABLE FUSE SET。
16个AND电路29连接16条信号线BANK SELECT iA，BANK SELECT iB(i＝0，1，…7)。1个存储体内配置2个变址备用行译码器，与各存储体相对应，设置2个AND电路和2条信号线。
本例中，存储体0的存储器地址为“111”，存储体1的存储体地址为“110”，存储体2的存储体地址为“101”，存储体3的存储体地址为“100”，存储体4的存储体地址为“011”，存储体5的存储体地址为“010”，存储体6的存储体地址为“001”，存储体7的存储体地址为“000”。
例如，当存储体0内存在包含缺陷存储单元的行译码器时，则图6变址熔丝装置内的熔丝装置(启动熔丝)20M’中存储“1”，熔丝装置20MA中存储该行译码器的行地址，熔丝装置20MB中存储存储体0的存储体地址“111”，熔丝装置20M”中存储“1”或“0”。
当输入指定包含存储体0内的缺陷存储单元的行译码器的存储体地址信号B0，B1，B2以及行地址信号A0，A1，…A6时，信号MATCH为“1”。这时，信号SELECT B0，SELECT B1，SELECT B2为“111”。当信号SELECT SRD为“1”时，对应于存储体0的2个变址备用行译码器中的一个信号线BANK SELECT0A为“1”，信号SELECT SRD为“0”时，对应于存储体0的2个变址备用行译码器中的另一个的信号线BANK SELECT 0B为“1”。
图8表示图5的变址熔丝装置的第2例。
本例的变址熔丝装置与图6的第1例相比较，其特征是把熔丝部件(启动熔丝)20M’的输出信号ENABLE FUSE SET输入到AND电路(失效地址一致检测器)23M，而不是译码器27。
也就是说，信号ENABLE FUSE SET为“1”时，AND电路23M被激活，这时，地址信号(存储体地址信号以及行地址信号)和熔丝部件20MA，20MB的输出信号一致，信号MATCH为“1”。
以下说明其具体构成。
本例中，半导体存储器由8个存储体构成，1个存储体内配置128(27)个行译码器和2个变址备用行译码器。
在1个存储体内存在128(27)个行译码器的情况下，为了指定128个行译码器中的1个，必须有7比特的地址信号A0，A1，…A6。为了存储失效地址，至少也必须有7个熔丝部件(熔丝元件)20MA。
另外，设置1个熔丝部件(熔丝元件)20M’，作为用于决定是否使用变址熔丝装置15M的启动熔丝。
共计设置4个用于存储使变址备用行译码器与变址熔丝装置相互对应的数据即变址数据的熔丝部件(熔丝元件)20MB，20M”。3个熔丝部件20MB与变址熔丝装置和存储体相对应，1个熔丝部件20M”用于选择存储体内2个变址备用行译码器中的1个。
存储指定包含缺陷存储单元的行译码器的失效地址的7个熔丝部件20MA的输出信号，输入到失效地址一致检测器21M内的比较器22MA。存储包含该缺陷存储单元的行译码器所属存储体的地址(存储体地址)的3个熔丝部件20MB的输出信号，输入到失效地址一致检测器21M内的比较器22MB。
在比较器22MA，对行地址信号A0，A1，…A6与熔丝单元20MA的输出信号(失效地址)进行比较；在比较器22MB，对存储体地址信号B0，B1，B2与熔丝部件20MB的输出信号进行比较。
比较器22MA，22MB由“同”电路(Exclusive NOR)构成，两者一致时输出为“1”。
比较器22MA，22MB的输出信号和熔丝部件(启动熔丝)20M’的输出信号ENABLE FUSE SET分别输入到AND电路(失效地址一致检测器)23M。当信号ENABLEFUSE SET为“1”时，AND电路23M被激活，这时，行地址A0，A1，…A6和熔丝部件20MA的输出信号相互一致，当存储体地址B0，B1，B2与熔丝部件20MB的输出信号相互一致时，输出信号MATCH为“1”。
熔丝部件20M’的输出信号ENABLE FUSE SET在使用包含该熔丝部件20M’的变址熔丝装置15M的情况下设定为“1”，在不使用情况下设定为“0”。
熔丝部件20M”的输出信号在使用存储体内2个变址备用行译码器中的一个的情况下设定为“1”，在使用另一个的情况下设定为“0”。
译码器27根据AND电路23M的输出信号MATCH、熔丝部件20MB的输出信号SELECT B0，SELECT B1，SELECT B2以及熔丝部件20M”的输出信号SELECTSRD，使16条输出线BANK SELECT iA，BANK SELECT iB(i＝0，1，…7)中的1条为激活状态(“1”)。
信号MATCH是表示有缺陷的行译码器存在的信号，当有缺陷的行译码器存在时为激活状态(“1”)。当信号MATCH为激活状态(“1”)时，16条输出线BANK SELECT iA，BANK SELECT iB(i＝0，1，…7)分别为激活状态(译码器27被激活)。
16条输出线BANK SELECT iA，BANK SELECT iB(i＝0，1，…7)中的哪1条为激活状态，由信号SELECT B0，SELECT B1，SELECT B2及信号SELECT SRD决定。也就是说，由该4比特信号SELECT B0，SELECT B1，SELECT B2，SELECTSRD选择16条输出线BANK SELECT iA，BANK SELECT iB(i＝0，1，…7)中的1条。
图9表示图8变址熔丝装置内的译码器。
本例与图7的例子比较，其特征是信号ENABLE FUSE SET未输入到译码器27。这是因为信号ENABLE FUSE SET输入到图8的AND电路23M，在信号MATCH中包含了信号ENABLE FUSE SET的数据。
本例的译码器中，16个AND电路29分别输入4比特信号SELECT B0，SELECTB1，SELECT B2，SELECT SRD的16种组合中的1种，以及信号MATCH。
16个AND电路电路29连接16条信号线BANK SELECT iA，BANK SELECTiB(i＝0，1，…7)。在1个存储体内由于配置2个变址备用行译码器，所以与各存储体相对应地设置2个AND电路和2条信号线。
当考虑在存储体0内含有缺陷存储单元的行译码器存在的情况时，在图8变址熔丝装置内的熔丝装置(启动熔丝)20M’中存储“1”，在熔丝装置20MA中存储该行译码器的行地址，在熔丝装置20MB中存储存储体0的存储体地址“111”，在熔丝装置20M”中存储“1”或“0”。
当指定包含存储体0内的缺陷存储单元的行译码器的存储体地址信号B0，B1，B2以及行地址信号A0，A1…A6输入时，信号MATCH为“1”。这时，信号SELECT B0，SELECT B1，SELECT B2为“111”。当信号SELECT SRD为“1”时，与存储体0的2个变址备用行译码器中的一个相对应的信号线BANKSELECT 0A为“1”；当信号SELECT SRD为“0”时，与存储体0的2个变址备用行译码器中的另一个相对应的信号线BANK SELECT 0B为“1”。
图10表示存储体内的固定熔丝装置。
本例中，与图5的2个固定备用行译码器14相对应地配置2个固定熔丝装置15F。如图5所示，在半导体存储器由8个存储体构成的情况下，在半导体存储器(存储器片)内各有16个(＝2×8)固定备用行译码器及固定熔丝装置。
也就是说，以往在半导体存储器内仅设置了32个固定备用行译码器及固定熔丝装置。与此相反，而本发明的半导体存储器内设置了16个固定备用行译码器和固定熔丝装置，如上所述，设置着16个变址备用行译码器。另外，变址熔丝装置设定为1个以上16个以下。其效果，后面详述。
如图5所示，当1个存储体内存在128(27)个行译码器时，为了指定该128个行译码器中的1个，必须有7比特的地址信号A0、A1、…A6。为了存储失效地址，至少也必须有7个熔丝部件(熔丝元件)20F。
本例中，由于设置了1个熔丝部件(熔丝元件)20F’作为决定是否使用固定熔丝装置15F的启动熔丝，因此在1个固定熔丝装置15F内共计配置8个熔丝部件20F，20F’。熔丝部件可以使用图3所示的构成。
存储失效地址的7个熔丝部件20F的输出信号，被输入到失效地址一致检测器21F内的比较器22F。在比较器22F中，行地址A0、A1、…A6和熔丝部件20F的输出信号(失效地址)进行比较。比较器22F由“同”电路(ExclusiveNOR)构成，两者一致时输出“1”。
比较器22F的输出信号及熔丝部件20F’的输出信号被输入到AND电路(失效地址一致检测器)23。熔丝部件20F’的输出信号在使用包含该熔丝部件20F’的固定熔丝装置15F时设定为“1”，不使用时设定为“0”。
使用固定熔丝装置15F，而且行地址A0、A1、…A6和失效地址一致时，AND电路23F的输出信号为“1”，固定备用行译码器被激活。这时，NOR电路24的输出信号DISABLE F为“0”，行译码器不激活。当2个固定熔丝装置15F的输出信号都为“0”时，NOR电路24的输出信号DISABLE F为“1”，行译码器被激活。
在图5中，各存储体内的子阵列和其近旁的例子，与已有的一样，如图4所示。
在各存储体内配置了读出放大器25以及列选择开关26，使得多个存储体的同时存取成为可能。读出放大器25连接位线对BL、bBL。本例中仅表示出在读出放大器25一侧连接位线对BL、bBL的情况，也可以在读出放大器25两侧连接位线对BL、bBL。
在字线WL上连接存储单元MC，在备用字线SWC上连接备用单元(redundancy memory cell)SC。位线对BL、bBL通过读出放大器25以及列选择开关26与数据线对(DQ线对)DQ、bDQ连接。
列选择线CSL连接列选择开关26。如图5所示，列选择线CSL为多个存储体共用。列地址信号由列译码器译码，该译码结果经由列选择线CSL传送到列选择开关26。
图11表示本发明半导体存储器第2例的主要部分。
本例的半导体存储器与上述第1例的半导体存储器相比较，其特征是减少了具有连接变址备用行译码器14M和变址熔丝装置15M的“线‘或’逻辑”功能的信号线(总线)的条数。
也就是说，在上述半导体存储器的第1例中，设置信号线(总线)必须对应于变址备用行译码器，因此信号线的条数等于变址备用行译码器的数目(第1例是16条)。而本例中，不是在变址熔丝装置内，是在变址熔丝装置外通过编排一定的逻辑，进行存储体内的多个(例如2个)变址备用行译码器的选择，因此可以使信号线数目比第1例少。
以下具体说明其构成。
本例与第1例同样，具有实质上同时(包含稍微有些偏差)能存取的多个存储体，1个存储体为救济部件单位，把救济单位是行译码器的半导体存储器作为对象。
存储单元阵列由8个子阵列10构成，1个存储体BANKi(i＝0，1，…7)内配置1个子阵列10。半导体存储器(存储器片)内配置8个存储体BANK0，BANK1，…BANK7，这些BANK0，BANK1，…BANK7按列方向邻接配置。
各存储体BANKi(i＝0，1，…7)包含标准单元阵列11、备用单元阵列12、行译码器13、固定备用行译码器14F、变址备用行译码器14M以及固定熔丝装置15F。
标准单元阵列11具有512k比特的存储容量，在标准元阵列11上配置了512条字线16和1024个位线对。本例中，行译码器13设定为128个，1个行译码器上连接4条字线16。1个行译码器连接的字线条数可以是1条，也可以是多条。
备用单元阵列12具有16k比特的存储容量，在备用单元阵列12上配置16条备用字线17和1024个位线对。设置2个固定备用行译码器14F，在1个固定备用行译码器上连接4条备用字线17。另外，还设置2个变址备用行译码器14M，在1个变址备用行译码器上连接4条备用字线17。
1个备用行译码器(固定或变址)上连接的字线数目与1个行译码器上连接的字线条数相同。
列译码器19与8个存储体BANK0，BANK1，…BANK7中最端部的存储体BANK7相邻接配置。列选择线(CSL)18为8个存储体BANK0，BANK1，…BANK7共用，配置在存储体BANK0，BANK1，…BANK7上。列选择线(CSL)18从列译码器19向存储体BANK0延伸。
本例中，将1个行译码器(4条字线)作为救济单位，在1个存储体(救济部件单位)BANKi(i＝0，1，…7)内设置4个备用行译码器。把该4个备用行译码器中的2个作为固定备用行译码器14F，剩余的2个作为变址备用行译码器14M。
固定备用行译码器14F具有与已有的固定备用行译码器同样的功能。也就是说，1个存储体BANKi(i＝0，1，…7)内的2个固定备用行译码器14F可以替换为该存储体BANKi内的2个行译码器。
在各存储体BANKi(i＝0，1，…7)内，与2个固定备用行译码器14F相对应地设置了2个固定熔丝装置15F。各固定熔丝装置可存储1个失效地址。
各固定熔丝装置中输入行址，当其存储体内的全部固定熔丝装置的行地址和失效地址不一致时，其存储体内的行译码器13为激活状态(D1 SABLE F＝“1”)，固定备用行译码器14F为不激活状态。
当某存储体内的至少1个固定熔丝装置的行地址和失效地址一致时，其存储体内的行译码器13为不激活状态(DISABLEF＝0)，与至少1个固定熔丝装置对应的固定备用行译码器为激活状态。
变址备用行译码器14M具有与已有的固定备用行译码器不同的功能。也就是说，当与某存储体内的变址备用行译码器对应的变址熔丝装置存在时，变址备用行译码器可替换为该存储体内的行译码器。
当多个存储体不同时存取，仅存取1个存储体时，通过变址熔丝装置，可把某存储体内的行译码器替换为与该存储体不同的存储体内的变址备用行译码器。
本例中，在1个存储体内设置2个变址备用行译码器14M。这样，在半导体存储器(存储器片)内存在16个(2个×8存储体)变址备用行译码器14M。
与固定备用行译码器相对应，设置固定熔丝装置，同样对于变址备用行译码器14M，设置变址熔丝装置15M。
但是，变址熔丝装置15M与固定熔丝装置15F不同，不是对应于变址备用行译码器14M设置的。也就是说，没有限定变址熔丝装置15M与变址备用行译码器14M的对应关系。
变址熔丝装置15M设置在存储体的外部，其数目最大为16个，最小为1个。变址熔丝装置15M的最大数是16个的理由是由于变址备用行译码器14M是16个。
本例中，设置8个变址熔丝装置15M。但是有8个变址熔丝装置15M与存在8个存储体BANK0，BANK1，…BANK7，没有任何关系。
与8个存储体BANK0，BANK1，…BANK7相对应地设置8条信号线(总线)BANK SELECT 0，BANK SELECT 1，BANK SELECT 2，BANK SELECT 3，BANK SELECT4，BANK SELECT 5，BANK SELECT 6，BANK SELECT 7。
例如，信号线BANK SELECT 0对应于存储体BANK0内的2个变址备用行译码器14M，信号线BANK SELECT 1对应于存储体BANK1内的2个变址备用行译码器14M。这样，信号线BANK SELECT i(i＝0，1，…7)对应于存储体BANKi内的2个变址备用行译码器14M。
另外，设置1条信号线SELECT MAPPiNG SRD，用于选择各存储体BANKi(i＝0，1，…7)内的2个变址备用行译码器中的1个。
在本例中，连接变址备用行译码器14M和变址熔丝装置15M的信号线(总线)条数为8条信号线(总线)BANK SELECT i和1条信号线SELECT MAPPiNGSRD，共计9条。
从各变址熔丝装置15M分别引出9条输出线，该9条输出线和与其对应的9条信号线BANK SELECT i(i＝0，1…7)，SELECT MAPPiNG SRD连接。
本例中，各变址熔丝装置15M的规定的1条输出线，共同连接到规定的1条信号线，构成所谓“线‘或’逻辑”。也就是说，对互相共同连接的8个变址熔丝装置15M的8条输出线的值进行“或”的结果，为共同的1条信号线的值。
输入地址(存储体地址信号及行地址信号)被输入到各变址熔丝装置15M。具有与该输入地址一致的失效地址的1个变址熔丝装置，使8条信号线BANKSELECT i(i＝0，1，…7)中的1条为激活状态(“1”)。由于各信号线BANK SELECTi(i＝0，1，…7)构成了“线‘或’逻辑”，当1条输出线为“1”时，与其相关的1条信号线也为“1”。
具有与输入地址一致的失效地址的1个变址熔丝装置可使1条信号线SELECT MAPPING SRD为激活状态(“1”)或非激活状态(“0”)。也就是说，由于具有与输入地址不一致的失效地址的变址熔丝装置及未使用的变址熔丝装置的输出，被固定在非激活状态(“0”)，因此，构成“线‘或’逻辑”的信号线SELECT MAPPING SRD的值由具有与输入地址一致的失效地址的1个变址熔丝装置的输出值决定。
与激活状态的信号线对应的存储体，也就是选择由输入地址指定的存储体，在该选择的存储体内与信号线SELECT MAPPING SRD的值对应的变址备用行译码器被激活。
这时，在选择的存储体内的行译码器为不激活状态(DISABLEM＝“0”)。在与非激活状态信号线对应的存储体即非选择的存储体中，行译码器为激活状态(DISABLE M＝“1”)，变址备用行译码器为非激活状态。
另一方面，当具有与输入地址一致的失效地址的变址熔丝装置不存在时，全部存储体的行译码器为激活状态(DISABLE M＝“1”)，变址备用行译码器为非激活状态。
本例中，在1个存储体内配置2个变址备用行译码器，因此最多可把2个该存储体内的行译码器替换为该存储体内的变址备用行译码器。然而，变址熔丝装置不与变址备用行译码器对应地设置。
因此，在各变址熔丝装置中必须包含表示对应于哪个存储体的哪个变址备用行译码器的变址数据。
图12表示图11的变址熔丝装置的第1例。
本例中，半导体存储器由8个存储体构成，仅考虑在1个存储体内配置128(27)个行译码器和2个变址备用行译码器的情况。
在1个存储体内存在128(27)个行译码器的情况下，为了指定128个行译码器中的1个，必须有7比特的地址信号A0，A1，…A6。为了存储失效地址，至少必须有7个熔丝部件(熔丝元件)20MA。
另外，设置1个熔丝部件(熔丝元件)20M’，作为决定是否使用变址熔丝装置15M的启动熔丝。
设置存储使变址备用行译码器与变址熔丝装置对应的数据，也就是变址数据的熔丝部件(熔丝元件)20MB，20M”，共计4个。3个熔丝部件20MB使变址熔丝装置与存储体相对应，1个熔丝部件20M”用于选择存储体内2个变址备用行译码器其中的1个。
这样，在本例中，共计在1个变址熔丝装置内配置12个(7+1+4)熔丝部件(熔丝元件)。
本例中，由于把8(23)个存储体实质上同时存取的多个存储体的同时存取作为前提，因此，行译码器可替换为其所属存储体内的变址备用行译码器。因此，使变址熔丝装置与存储体对应的熔丝部件20MB的数目是3个。也就是说，3个熔丝部件20MB可存储具有缺陷存储单元的行译码器所属存储体的地址。
然而，在不进行多个存储体同时存取的半导体存储器的情况下，可以把某存储体内的行译码器替换为其他存储体内的变址备用行译码器。这种情况下，使变址熔丝装置与存储体对应的熔丝部件数目是6个，即存储包含缺陷存储单元的行译码器所属存储体地址的是3个，存储代替该行译码器的变址备用行译码器所属存储体地址的是3个。
熔丝部件可使用图3所示的结构。
存储指定含有缺陷存储单元的行译码器的失效地址的7个熔丝部件20MA的输出信号，输入到失效地址一致检测器21M内的比较器22MA。存储含有该缺陷存储单元的行译码器所属存储体的地址(存储体地址)的3个熔丝部件20MB的输出信号，输入到失效地址一致检测器21M内的比较器22MB。
在比较器22MA，比较行地址信号A0，A1，…A6与熔丝部件20MA的输出信号(失效地址)；在比较器22MB，比较存储体地址信号B0，B1，B2与熔丝部件20MB的输出信号。
比较器22MA，22MB由“同”电路(Exclusive NOR)构成，两者一致时输出“1”。
比较器22MA，22MB的输出信号输入到AND电路(失效地址一致检测器)23M。当行地址A0，A1，…A6与熔丝部件20MA的输出信号相互一致，而且存储体地址B0，B1，B2与熔丝部件20MB的输出信号相互一致时，AND电路(失效地址一致检测器)23M的输出信号MATCH为“1”。
熔丝部件20M’的输出信号ENABLE FUSE SET在使用包含该熔丝部件20M’的变址熔丝装置15M的情况下，设定为“1”；在不使用情况下设定为“0”。
熔丝部件20M”的输出信号在使用存储体内2个变址备用行译码器其中一个的情况下，设定为“1”；在使用另一个的情况下设定为“0”。
译码器27根据AND电路23M的输出信号MATCH、熔丝部件20MB的输出信号SELECT B0、SELECT B1、SELECT B2以及熔丝部件20M’的输出信号ENABLEFUSE SET，使8条输出线BANK SELECT i(i＝0，1，…7)中的1条为激活状态(“1”)。
信号MATCH是表示有缺陷的行译码器存在的信号，当有缺陷的行译码器存在时为激活状态(“1”)。当信号MATCH及信号ENABLE FUSE SET各为激活状态(“1”)时，则8条输出线BANK SELECT i(i＝0，1，…7)也各为激活状态(译码器27被激活)。
由信号SELECT B0、SELECT B1、SELECT B2决定8条输出线BANK SELECTi(i＝0，1，…7)中哪1条为激活状态。由该3比特的信号SELECT B0、SELECTB1、SELECT B2选择8条输出线BANK SELECT i(i＝0，1，…7)其中的1条。
如图11所示，与激活状态(“1”)的1条输出线对应的2个AND电路30被激活。该2个AND电路30有8组，对应于8个存储体BANK0，BANK1，…BANK7。
熔丝部件20M”的输出信号SELECT SRD径由AND电路31，成为输出信号SELECT MAPPING SRD。信号MATCH输入AND电路31。信号MATCH为“1”的存储体，也就是仅具有与输入地址一致的失效地址的存储体可输出变址数据(根据熔丝部件20M”的值的输出信号SELECTMAPPING SRD(“1”或“0”))。
该输出信号SELECT MAPPING SRD由于输入到与图11所示的与各存储体对应设置的2个AND电路30，所以选择与激活状态AND电路30对应的存储体内2个变址备用行译码器中的1个，并被激活。
信号MATCH为“0”的剩余全部存储体的输出信号SELECT MAPPING SRD固定在“0”。
这样，具有缺陷存储单元的行译码器所属存储体内2个变址备用行译码器中的1个被激活。这时，该存储体通过NOR电路28，DISABLE M为“0”，行译码器不激活。
由于剩余的7条输出线全部为非激活状态(“0”)，则与这些输出线对应的2个AND电路30的输出信号都为“0”。在与剩余的7条输出线对应的7个存储体内，变址备用行译码器不激活，而且通过NOR电路28，DISABLE M为“1”，行译码器被激活。
图13表示图12变址熔丝装置内的译码器。
本例的译码器由8个AND电路32构成。在各AND电路32输入3比特信号SELECT B0、SELECT B1、SELECT B2的8种组合中的一种。在全部AND电路32输入信号MATCH、ENABLE FUSE SET。
8个AND电路32连接8条信号线BANK SELECT i(i＝0，1，…7)。如上所述，各信号线BANK SELECT i(i＝0，1，…7)与上述那样，激活与各存储体对应设置的2个AND电路30(图11)。
本例中，存储体0的存储器地址为“111”，存储体1的存储体地址为“110”，存储体2的存储体地址为“101”，存储体3的存储体地址为“100”，存储体4的存储体地址为“011”，存储体5的存储体地址为“010”，存储体6的存储体地址为“001”，存储体7的存储体地址为“000”。
例如，在存储体0内存在包含缺陷存储单元的行译码器时，图12变址熔丝装置内的熔丝装置(启动熔丝)20M’存储“1”，熔丝装置20MA存储该行译码器的行地址，熔丝装置20MB存储存储体0的存储体地址“111”，熔丝装置20M”存储“1”或“0”。
当指定包含存储体0内的缺陷存储单元的行译码器的存储体地址信号B0、B1、B2以及行地址信号A0、A1、…A6输入时，信号MATCH为“1”。这时，信号SELECT B0、SELECT B1、SELECTB2为“111”。因此，信号线BANKSELECT 0为“1”，与存储体0对应的2个AND电路30(图11)被激活。
当信号线SELECT MAPPING SRD为“1”时，存储体0内2个变址备用行译码器中的一个被激活，信号线SELECT MAPPING SRD为“0”时，存储体0内2个变址备用行译码器中的另一个被激活。
图14表示图11的变址熔丝装置的第2例。
本例的变址熔丝装置与图12的第1例相比较，其特征是把熔丝部件(启动熔丝)20M’的输出信号ENABLE FUSE SET输入到AND电路(失效地址一致检测器)23M，而不是译码器27。
也就是说，信号ENABLEFUSE SET为“1”时，AND电路23被激活，这时，地址信号(存储体地址信号及行地址信号)与熔丝部件20MA、20MB的输出信号一致，信号MATCH为“1”。
以下说明其具体构成。
本例中，半导体存储器由8个存储体构成，1个存储体内配置128(27)个行译码器和2个变址备用行译码器。
在1个存储体内有128(27)个行译码器的情况下，为了指定128个行译码器中的一个，必须有7比特的地址信号A0、A1、…A6。为了存储失效地址至少要有7个熔丝部件(熔丝元件)20MA。
设置1个熔丝部件(熔丝元件)20M’，作为决定是否使用变址熔丝装置15M的启动熔丝。
共计设置4个熔丝部件(熔丝元件)20MB、20M”，用于存储使变址备用行译码器与变址熔丝装置对应的数据即变址数据。3个熔丝部件20MB是使变址熔丝装置与存储体对应，1个熔丝部件20M”用于选择存储体内2个变址备用行译码器中的1个。
存储指定包含缺陷存储单元的行译码器的失效地址的7个熔丝部件20MA的输出信号，输入到失效地址一致检测器21M内的比较器22MA。存储包含该缺陷存储单元的行译码器所属存储体的地址(存储体地址)的3个熔丝部件20MB的输出信号，输入到失效地址一致检测器21M内的比较器22MB。
在比较器22MA，行地址信号A0、A1、…A6与熔丝部件20MA的输出信号(失效地址)进行比较；在比较器22MB，存储体地址信号B0、B1、B2与熔丝部件20MB的输出信号进行比较。
比较器22MA、22MB由“同”电路(Exclusive NOR)构成，两者一致时输出“1”。
比较器22MA，22MB的输出信号以及熔丝部件(启动熔丝)20M’的输出信号ENABLE FUSE SET分别输入到AND电路(失效地址一致检测器)23M。AND电路23M在信号ENABLE FUSE SET为“1”时被激活，这时，行地址A0、A1、…A6与熔丝部件20MA的输出信号相互一致，当存储体地址B0、B1、B2与熔丝部件20MB的输出信号也相互一致时，输出信号MATCH为“1”。
熔丝部件20M’的输出信号ENABLE FUSE SET在使用包含该熔丝部件20M’的变址熔丝装置15M时设定为“1”，不使用时设定为“0”。
熔丝部件20M”的输出信号SELECT SRD在使用存储体内2个变址备用行译码器其中一个时设定为“1”，使用另一个时设定为“0”。
译码器27根据AND电路23M的输出信号MATCH以及熔丝部件20MB的输出信号SELECT B0、SELECT B1、SELECT B2，使8条输出线BANK SELECT i(i＝0，1，…7)中的1条为激活状态(“1”)。
信号MATCH是表示有缺陷的行译码器存在的信号，当有缺陷的行译码器存在时为激活状态(“1”)。当信号MATCH分别为激活状态(“1”)时，8条输出线BANK SELECT i(i＝0，1，…7)可分别为激活状态(译码器27被激活)。
8条输出线BANK SELECT i(i＝0，1，…7)的哪1条为激活状态，由信号SELECT B0、SELECT B1、SELECT B2决定。由该3比特的信号SELECT B0、SELECTB1、SELECT B2选择8条输出线BANK SELECT i(i＝0，1，…7)中的1条。
如图11所示，与激活状态(“1”)的1条输出线对应的2个AND电路30被激活。该2个AND电路有8组，与8个存储体BANK0、BANK1、…BANK7相对应。
熔丝部件20M”的输出信号SELECT SRD经由AND电路32，成为输出信号SELECTMAPPINGSRD。信号MATCH输入到AND电路32。信号MATCH为“1”的存储体，也就是说仅具有与输入地址一致的失效地址的存储体，可输出变址数据(根据熔丝部件20M”的值的输出信号SELECT MAPPING SRD(“1”或“0”))。
该输出信号SELECT MAPPING SRD输入到与图11所示各存储体对应设置的2个AND电路30，选择与激活状态AND电路30对应的存储体内2个变址备用行译码器中的1个，并被激活。
信号MATCH为“0”的剩余全部存储体的输出信号SELECT MAPPING SRD固定为“0”。
这样，具有缺陷存储单元的行译码器所属存储体内2个变址备用行译码器中的1个被激活。这时，该存储体通过NOR电路28，DISABLE M为“0”，行译码器不激活。
由于剩余的7条输出线全部为非激活状态(“0”)，则与这些输出线对应的2个AND电路30的输出信号都为“0”。这样，在与剩余的7条输出线对应的7个存储体内，变址备用行译码器不被激活，而且，通过NOR电路28，DISABLE M为“1”，行译码器被激活。
图15表示图14的变址熔丝装置内的译码器。
本例与图13的例子比较，其特征是信号ENABLE FUSE SET不输入到译码器27。信号ENABLE FUSE SET输入到图14的AND电路23M，信号MATCH中包含了信号ENABLE FUSE SET的数据。
在本例的译码器中，8个AND电路33输入3比特信号SELECT B0、SELECTB1、SELECT B2的8种组合中的1种以及信号MATCH。
8个AND电路33连接8条信号线BANK SELECT i(i＝0，1，…7)。如上所述，各信号线BANK SELECT i(i＝0，1，…7)用于激活与各存储体对应设置的2个AND电路30(图11)。
当考虑有在存储体0内包含缺陷存储单元的行译码器的情况时，图14的变址熔丝装置内的熔丝装置(启动熔丝)20M’存储“1”，熔丝装置20MA存储该行译码器的行地址，熔丝装置20MB存储存储体0的存储体地址“111”，熔丝装置20M”存储“1”或“0”。
当指定包含存储体0内的缺陷存储单元的行译码器的存储体地址信号B0、B1、B2以及行地址信号A0、A1、…A6输入时，信号MATCH为“1”。这时，信号SELECT B0、SELECT B1、SELECT B2为“111”。因此，信号线BANKSELECT 0为“1”，与存储体0对应的2个AND电路30(图11)被激活。
信号线SELECT MAPPING SRD为“1”时，存储体0内的2个变址备用行译码器中的1个被激活；信号线SELECT MAPPING SRD为“0”时，存储体0内的2个变址备用行译码器中的另1个被激活。
在本发明半导体存储器第2例中，固定熔丝装置如图10所示，各存储体内的子阵列及其附近的结构如图4所示。
以上说明了本发明半导体存储器结构的具体实例。以下对采用这种结构的效果，也就是对半导体存储器(存储器片)内的熔丝装置(熔丝元件)数目与可由该熔丝装置救济的救济单位数目之间的关系进行研讨。
首先，前提条件是将1个存储体作为救济部件单位，并且在半导体存储器内有2M(M是自然数)个救济部件单位。另外，1个救济部件单位内存在由N(N是自然数)比特的地址指定的2N个救济单位(行译码器)，而且，存在S0(S0是自然数)个固定冗余救济单位(固定备用行译码器)和S1(S1是自然数)个变址冗余救济单位(变址备用行译码器)。
另外，在半导体存储器(存储器片)内存在L个(L是自然数)变址用失效地址存储器(变址熔丝装置)。
以下研究半导体内的冗余用熔丝的总数。
先考虑固定熔丝装置。
1个固定熔丝装置内的熔丝数有以下几类①决定是否使用固定熔丝装置的启动熔丝1个②存储2N个行译码器中的1个，即N比特的地址(失效地址)的熔丝N个(＝log[2N]/log[2])也就是在1个固定熔丝装置内配置(N+1)个熔丝。
固定熔丝装置与固定备用行译码器对应设置。也就是半导体存储体器内的固定熔丝装置数目等于固定备用行译码器数目。由于固定备用行译码器数目是S0个，存储体(救济部件单位)数目是2M个，因此固定熔丝装置在半导体存储器(片)内设置S0×2M个。
这样，在固定熔丝装置中使用的半导体存储器内的熔丝数目为(N+1)×S0×2M…(1)。
以下考虑变址熔丝装置。
1个变址熔丝装置内的熔丝数目有以下几种。
①决定是否使用变址熔丝装置的启动熔丝1个②存储2N个行译码器中的1个，即N比特的地址(失效地址)的熔丝N个(＝log[2N]/log[2])③使变址熔丝装置变址(对应)为2M个存储体中的1个的熔丝M个(＝log[2M]/log[2])④选择1个存储体内S1个变址备用行译码器中的1个的熔丝log[S1]/log[2]个。
也就是在1个变址熔丝装置内配置(1+N+M+log[S1]/log[2])个熔丝。
另外，在半导体存储器内设置L个变址熔丝装置。但是，L是1以上S1×2M以下。
这样，在变址熔丝装置中使用的半导体存储器内熔丝的个数为(1+N+M+log[S1]/log[2])×L……(2)。
如上所述，半导体存储器内冗余用熔丝的总个数为(1)和(2)相加的数目。
下面考虑具体实例。
在半导体存储器内存在同时存取的16个存储体，1个存储体为救济部年单位。在1个存储体内存在由7比特地址指定的128个行译码器，1个行译码器作为救济单位。1个存储体内设置4个备用行译码器。
这种情况下，已往(仅为固定备用行译码器时)M＝，N＝7，S＝4。
备用行译码器数目是4个的理由如下。
备用行译码器数目是根据作为开发对象的产品芯片内的不良分布(缺陷存储单元分布)来决定的。也就是说，备用行译码器设置在为了救济缺陷存储单元从而得到足够的成品率的必要数量的芯片内。
然而，在实际制造作为开发对象的产品先期设计阶段，很难正确把握其不良分布。这是因为还没有作为开发对象的产品，不可能通过检查了解该产品的不良分布。这种情况下，也没有从已经开发的产品和用类似或同一工艺制造的其他产品的检查结果(不良分布)类推作为开发对象产品的不良分布的办法。
本例中，将根据已开发的产品和用类似或同一工艺制造的其他产品的结果(不良分布)，按以下办法假设半导体存储器芯片内的不良分布。即在各存储体内，作为冗余替换对象(包含缺陷存储单元)的行译码器为2个以下的情况是大多数，偶而是3个，极少是4个，5个以上的情况几乎没有。
这时，若在1个存储体内设置2个备用行译码器时，当在1个存储体内作为冗余替换对象的行译码器有3个以上，当然不可能全部救济。若在1个存储体内设置3个备用行译码器时，当在1个存储体内作为冗余替换对象的行译码器产生4个以上，当然也不可能全部救济。
本例中，由于作为冗余替换对象的行译码器为5个以上的情况几乎没有，因此使1个存储体内的备用行译码器数目为4个时即可得到足够的成品率。
这里，假定1个存储体内的备用行译码器数目是4个。
当设定1个存储体内的备用行译码器数目为4个，则在半导体存储器(片)内共计设置64个(4个×16存储体)备用行译码器。
然而，有必要设置3个或4个备用行译码器的存储体不是全部16个，而仅是其中几个存储体。也就是说，半导体存储器(片)内的不良分布常常偏重其中几个，而对于大多数存储体2个备用行译码器就足够了，仅在几个存储体中必须有3个或4个备用行译码器。
但是由于不可能特定其几个存储体是哪几个，因此已往都必须在全部存储体内配置4个备用行译码器。也就是说，已往为了得到足够的成品率，在半导体存储器内必须共计设置64个备用行译码器和64个备用熔丝装置。
已往虽然必须在各存储体设置4个共计64个备用行译码器(备用熔丝装置)，但这64个备用行译码器(备用熔丝装置)并未全部使用，存在很多未使用的浪费的备用行译码器(备用熔丝装置)。
对于整个半导体存储器(片)来说，假定作为冗余替换对象的行译码器是40个以下。也就是说，在半导体存储器内若有40个备用行译码器，则可以得到足够的成品率。
如上所述，芯片内的不良分布不在其中几个存储体，在哪个存储体产生较多的缺陷存储单元是不可能予测的。另外，在多个存储体同时存取的情况下，必须把作为冗余替换对象的行译码器替换为该行译码器所属存储器内的备用行译码器。
结果作为冗余替换对象的行译码器是40个以下，已往在全部存储体内必须配置4个备用行译码器和4个备用熔丝装置。
计算已往芯片内的熔丝总数。
1个固定熔丝装置内的熔丝数目是N+1。本例中，由于N＝7，所以1个固定熔丝装置内的熔丝数目是8个。由于在半导体存储器内共计设置S×2M个固定熔丝装置，因此芯片内熔丝总数是(N+1)×S×2M。本例中，N＝7，S＝4，M＝4，则芯片内熔丝总数为512个(＝8×4×16)。
本发明与已往相同，在全部存储体内分别设置S(＝4)个备用行译码器。但是本发明是把1个存储体内的S个备用行译码器分为S0个固定备用行译码器和S1个变址备用行译码器。这时，固定熔丝装置为S0个，变址熔丝装置为L个。
例如，考虑S0＝2，S1＝2的情况。
计算本发明芯片内的熔丝总数。
1个固定熔丝装置内的熔丝数目是N+1。本例中，由于N＝7，所以1个固定熔丝装置内的熔丝数目是8个。由于在半导体存储器内共计设置S0×2M个固定熔丝装置，因此芯片内的固定熔丝装置用熔丝总数是(N+1)×S0×2M。本例中，N＝7，S0＝2，M＝4，则固定熔丝装置中使用的芯片内的熔丝总数为256个(＝8×2×16)。
另外，1个变址熔丝装置内的熔丝数目是(1+N+M+log[S1]/log[2])。本例中，N＝7，M＝4，S1＝2，则1个变址熔丝装置内的熔丝数目是13(＝1+7+4+1)。在半导体存储器内由于设置L个变址熔丝装置，因此芯片内的变址熔丝装置使用的熔丝总数为13×L。
本发明利用所谓的假定，作为冗余替换对象的行译码器在半导体存储器内是40个以下。也就是说，该40个行译码器中的32个(2个×16存储体)可由上述固定备用行译码器救济。如果用变址备用行译码器救济剩余的8个行译码器，则可以达到足够的成品率。
如果L＝8足够了，则芯片内变址熔丝装置用熔丝总数为104个(＝13×8)。
如上所述，本发明芯片内的熔丝总数为固定熔丝装置用熔丝总数(256个)与变址熔丝装置用熔丝总数(104个)相加，共计为360个。
如上所述，在以往仅设置固定备用行译码器的情况下，半导体存储器内的熔丝总数为512个，本发明与以往相比较，可削减152个(512-360)熔丝。
本发明即使削减了熔丝数目，产品的成品率也未下降。也就是说，对于大部分存储体来说，作冗余替换对象的行译码器，在2个以下发生的概率很高，可用在1个存储体设置的2个固定备用行译码器救济该2个以下的行译码器。当多个存储体中，作为冗余替换对象的行译码器产生3个以上时，可用固定备用行译码器救济2个行译码器，用变址备用行译码器救济剩余的行译码器。
具体地说，上述实例中，在整个半导体存储器(片)内设置了32个固定熔丝装置和8个变址熔丝装置，由于40个行译码器由备用行译码器替换，当作为冗余替换对象的行译码器(缺陷行译码器)在各存储体产生2个以下时，确实可救济半导体存储器。当有3个或4个缺陷行译码器的J(J是自然数)个存储体存在时，如果从J个存储体内缺陷行译码器S的总数减去(J×2)的数为8个以下，则可用变址备用行译码器予以救济。
本例中，若在1个存储体内产生5个以上缺陷行译码器时，则不可能救济该5个行译码器。然而，本例中几乎不可能在1个存储体内产生5个以上缺陷行译码器，假定产生5个以上时，既使不能救济，以得到足够的成品率作为前提，所以没有问题。
如上所述，在本发明中，对于存储体(救济部件单位)数目是2M、行译码器(救济单位)数目是2N的半导体存储器，可根据芯片的不良分布，决定可得到足够成品率的最适合S0，S1，L值，因此可用较少的熔丝数目达到较高的成品率。
这样，在本发明中，组合使用固定备用行译码器和变址备用行译码器，用固定备用行译码器替换作为冗余替换对象的大部分行译码器，用变址备用行译码器替换剩余的几个行译码器。
当大概了解半导体存储器内作为冗余替换对象的行译码器总数时，可在各存储体配置规定数目(S0个)的固定备用行译码器(但是S0×2M不超过作为冗余替换对象的行译码器总数)，未能用固定备用行译码器救济的部分，用变址备用行译码器救济。
各存储体内的变址备用行译码器数目(S1)可设定为从作为在1个存储体内产生的冗余替换对象的行译码器的最大数(救济该数目的行译码器得到足够的成品率的值)减去各存储体内固定备用行译码器数的值。
变址熔丝装置数目(L)设定为从作为在半导体存储器内产生的冗余替换对象的行译码器总数减去半导体存储器内固定备用行译码器总数(S0×2M)的值。通常，如上述实例所示，变址熔丝装置的数目(L)比变址备用行译码器的数目(S1)少就可以了。
本发明在确保足够成品率情况下，可以减少半导体存储器(片)内的熔丝个数，这样有利于芯片面积的缩小，进一步减低半导体存储器的成本。
本发明目前的技术，可以考虑在半导体存储器(片)内的各存储体不设置固定备用行译码器，仅设置变址备用行译码器。
然而，在半导体存储器全部存储体内仅配置变址备用行译码器的技术，是以能确保足够的成品率为条件的，这种情况下，与以往比较，熔丝减少的效果不好(对本发明来说当然熔丝减少的效果也不好)。
也就是说，本发明在半导体存储器的各存储体内设置固定备用行译码器和变址备用行译码器两种备用行译码器是有意义的。
对具体数值予以考虑。
如上例所示，把具有16个存储体(救济部件单位)，并在各存储体内具有128个行译码器(救济单位)的半导体存储器作为对象。对整个半导体存储器来说，作为冗余替换对象的行译码器可以产生40个。其他条件例如对于可得到足够成品率的存储体内的备用行译码器数目，也与上述实例相同。
这时，在各存储体内配置4个变化备用行译码器，变址熔丝装置为40个。即M＝4，N＝7，S0＝0，S1＝4，L＝40。
这样，如上所述，半导体存储器内变址熔丝装置使用的熔丝总数可由(1+N+M+log[S1]/log[2])×L来表示。即半导体存储器内变址熔丝装置使用的熔丝总数为560个(＝[1+7+4+2]×40)。
本发明半导体存储器内的熔丝总数是360个，以往半导体存储器内的熔丝总数是512个，所以可以看到仅使用变址备用行译码器的半导体存储器的熔丝个数多了。
使用这种技术，当设定半导体存储器内的熔丝个数与本发明相同时，例如为14(1个变址熔线装置内的熔丝数)×26(变址熔丝装置数)＝364个，则对于整个半导体存储器来说，仅能进行26个行译码器的替换，不可能得到足够的成品率。
在上述本发明半导体存储器的第1例及第2例中，使用熔丝装置(熔丝元件)作为失效地址存储器，然而，该失效地址存储器只要是非易失的，什么样的构成都是可以的。例如，由PROM、EPROM、EEPROM等晶体管构成也是可能的。
如以上已经说明的情况，本发明的半导体存储器中，对半导体存储器内各存储体(或子阵列)，分别设置了固定备用行译码器和变址备用行译码器。
例如，在图5和图11中，分别对8个存储体，设置了2个固定备用行译码器和2个变址备用行译器共计4个备用行译码器，对整个半导体存储器来说，共配置了32个备用行译码器。
另一方面，固定熔丝装置与固定备用行译码器对应，在各存储体设置2个，共计16个，但是变址熔丝装置仅在半导体存储器内设置8个。也就是说，若把得到足够的成品率作为条件，则以往必须使固定熔丝装置与固定备用行译码器对应地设置32个，然而，本发明设置24个(16+8)熔丝装置(固定，变址)就可以了。
本发明中，由于存储表示使该熔丝装置与哪个存储体内的哪个变址备用行译码器对应的变址数据，所以1个变址熔丝装置内的熔丝个数比1个固定熔丝装置内的熔丝个数多，但对于半导体芯片整体来说，比以往可减少熔丝个数。
本发明中，在半导体存储器内的不良分布均等的情况下，可由固定备用行译码器和固定熔丝装置进行不良的救济；在半导体存储器内的不良分布不均等的情况下，根据变址数据，将变址熔丝装置变址(对应)到规定存储体内的变址备用行译码器，即可对全部不良进行救济，使自由度高的冗余替换成为可能。
根据本发明，采用较少存储容量的失效地址存储器(例如熔丝)，即可得到较高的救济效率，可以做到缩小芯片面积和减少制造成本。
在上述实施例中，已经说明了将行译码器替换为备用行译码器的情况，本发明也适用于将列译码器替换为备用列译码器情况。这时，固定备用列译码器和变址备用列译码器与标准列译码器邻接配置。固定熔丝装置与固定备用列译码器对应配置，变址熔丝装置通过其存储的变址数据，与变址备用列译码器相对应。
权利要求
1.一种半导体存储器，包含标准译码器；用于救济上述标准译码器的固定备用译码器；与上述固定备用译码器相关配置的固定存储器；用于救济上述标准译码器的变址备用译码器；不与上述变址备用译码器相关配置并存储变址数据的变址存储器；其特征是在上述固定存储器中记录指定上述标准译码器的失效地址时，上述标准译码器被替换为上述固定备用译码器，在上述变址存储器中记录上述失效地址，而且，在上述变址数据指定上述变址备用译码器时，上述标准译码器被替换为上述变址备用译码器。
2.权利要求1记载的半导体存储器，其特征是在上述标准译码器与1条字线连接时，上述固定备用译码器以及上述变址备用译码器共同与1条备用字线连接。
3.权利要求1记载的半导体存储器，其特征是在上述标准译码器与n(n是多数)条字线S连接时，上述固定备用译码器以及上述变址备用译码器共同与n条备用字线S连接。
4.权利要求1记载的半导体存储器，其特征是上述固定存储器以及上述变址存储器都由非易失存储器构成。
5.一种半导体存储器，包含多个存储体S，各存储体具有标准译码器，用于救济上述标准译码器的固定备用译码器，与上述固定备用译码器相关配置的固定存储器，用于救济上述标准译码器的变址备用译码器；配置在上述多个存储体之外并记录变址数据的变址存储器；其特征是上述变址数据完成使上述变址存储器与上述多个存储体中1个内的上述变址备用译码器关联的任务，在上述变址存储器中记录指定上述多个存储体中1个内的上述标准译码器的失效地址时，上述标准译码器被替换为与上述变址存储器相关的上述多个存储体中1个内的上述变址备用译码器。
6.权利要求5记载的半导体存储器，其特征是上述多个存储体在写/读操作时，实质上是同时存取的。
7.权利要求5记载的半导体存储器，其特征是上述变址数据是由指定上述多个存储体中的1个的存储体数据，以及指定已被指定的1个存储体内的上述变址备用译码器的备用译码器数据构成的。
8.权利要求5记载的半导体存储器，还包含根据上述变址数据，指定上述多个存储体中的1个，而且，指定已被指定的1个存储体内的上述变址备用译码器的指定用译码器；比较输入地址和上述失效地址，两者一致时激活上述指定用译码器的失效地址一致检测器。
9.权利要求8记载的半导体存储器，其特征是上述指定用译码器通过多个信号线与上述多个存储体连接，而且，在上述多个信号线中，使与由上述变址数据指定的1个存储体连接的信号线激活。
10.权利要求9记载的半导体存储器，还包含使由上述变址数据指定的1个存储体内的上述标准译码器不激活的逻辑电路。
11.权利要求5记载的半导体存储器，还包含根据上述变址数据，指定上述多个存储体中1个的指定用译码器；比较输入地址和上述失效地址，两者一致时激活上述指定用译码器的失效地址一致检测器；指定由上述变址数据指定的1个存储体内的上述变址备用译码器的逻辑电路。
12.权利要求11记载的半导体存储器，其特征是上述指定用译码器通过多个信号线与上述多个存储体连接，而且，在上述多个信号线中，使与由上述变址数据指定的1个存储体连接的信号线激活。
13.权利要求12记载的半导体存储器，还包含使由上述变址数据指定的1个存储体内的上述标准译码器不激活的逻辑电路。
14.权利要求5记载的半导体存储器，其特征是在上述多个存储体中具有由上述失效地址指定的上述标准译码器的存储体，与在上述多个存储体中具有与上述变址存储器相关的上述变址备用译码器的存储体，是相同的。
15.权利要求5记载的半导体存储器，其特征是在上述多个存储体中具有由上述失效地址指定的上述标准译码器的存储体，与在上述多个存储体中具有与上述变址存储器相关的上述变址备用译码器的存储体，相互是不同的。
16.权利要求5记载的半导体存储器，其特征是在上述标准译码器与1条字线连接时，上述固定备用译码器以及上述变址备用译码器共同与1条备用字线连接。
17.权利要求5记载的半导体存储器，其特征是在上述标准译码器与n(n是多数)条字线S连接时，上述固定备用译码器以及上述变址备用译码器共同与n条备用字线S连接。
18.权利要求5记载的半导体存储器，其特征是上述固定存储器以及上述变址存储器都由非易失存储器构成。
19.一种半导体存储器，包含多个存储体S，各存储体具有标准译码器，用于救济上述标准译码器的固定备用译码器，与上述固定备用译码器相关配置的固定存储器，用于救济上述标准译码器的至少1个变址备用译码器；在上述多个存储体之外，不与上述变址备用译码器相关配置并记录变址数据的至少1个变址存储器；其特征是上述至少1个的变址存储器通过在其上记录的上述变址数据，与上述至少1个的变址备用译码器相关，在上述多个存储体S的数目为2M(M是自然数)，上述至少1个的变址备用译码器的数目为S1(S1是自然数)，上述至少1个的变址存储器的数目为L时，满足下式1≤L≤2M×S1
20.一种半导体存储器，包含多个存储体S，各存储体具有标准译码器，救济上述标准译码器的变址备用译码器；配置在上述多个存储体之外，记录变址数据的变址存储器；其特征是上述变址数据完成使上述变址存储器与上述多个存储体中1个内的上述变址备用译码器之间关联的任务，在上述变址存储器中记录指定上述多个存储体中1个内的上述标准译码器的失效地址时，上述标准译码器被替换为与上述变址存储器相关的上述多个存储体中1个内的上述变址备用译码器。
21.权利要求20记载的半导体存储器，其特征是上述多个存储体在写/读操作时，实质上是同时存取的。
22.权利要求20记载的半导体存储器，其特征是上述变址数据是由指定上述多个存储体中的1个的存储体数据，以及指定已被指定的1个存储体内的上述变址备用译码器的备用译码器数据构成的。
23.权利要求20记载的半导体存储器，还包含根据上述变址数据，指定上述多个存储体中的1个，而且，指定已被指定的1个存储体内的上述变址备用译码器的指定用译码器；比较输入地址和上述失效地址，两者一致时激活上述指定用译码器的失效地址一致检测器。
24.权利要求23记载的半导体存储器，其特征是上述指定用译码器通过多个信号线与上述多个存储体连接，而且，在上述多个信号线中，使与由上述变址数据指定的1个存储体连接的信号线激活。
25.权利要求24记载的半导体存储器，还包含使由上述变址数据指定的1个存储体内的上述标准译码器不激活的逻辑电路。
26.权利要求20记载的半导体存储器，还包含根据上述变址数据，指定上述多个存储体中1个的指定用译码器；比较输入地址和上述失效地址，两者一致时激活上述指定用译码器的失效地址一致检测器；指定由上述变址数据指定的1个存储体内的上述变址备用译码器的逻辑电路。
27.权利要求26记载的半导体存储器，其特征是上述指定用译码器通过多个信号线与上述多个存储体连接，而且，在上述多个信号线中，使与由上述变址数据指定的1个存储体连接的信号线激活。
28.权利要求27记载的半导体存储器，还包含使由上述变址数据指定的1个存储体内的上述标准译码器不激活的逻辑电路。
29.权利要求20记载的半导体存储器，其特征是在上述多个存储体中具有由上述失效地址指定的上述标准译码器的存储体，与在上述多个存储体中具有与上述变址存储器相关的上述变址备用译码器的存储体，是相同的。
30.权利要求20记载的半导体存储器，其特征是在上述多个存储体中具有由上述失效地址指定的上述标准译码器的存储体，与在上述多个存储体中具有与上述变址存储器相关的上述变址备用译码器的存储体，相互是不同的。
31.权利要求20记载的半导体存储器，其特征是在上述标准译码器与1条字线连接时，上述固定备用译码器以及上述变址备用译码器共同与1条备用字线连接。
32.权利要求20记载的半导体存储器，其特征是在上述标准译码器与n(n是多数)条字线S连接时，上述固定备用译码器以及上述变址备用译码器共同与n条备用字线S连接。
33.权利要求20记载的半导体存储器，其特征是上述固定存储器以及上述变址存储器都由非易失存储器构成。
34.一种半导体存储器，包含多个存储体S，各存储体具有标准译码器，用于救济上述标准译码器的至少1个变址备用译码器；在上述多个存储体之外，与上述变址备用译码器不相关配置，记录变址数据的至少1个变址存储器；其特征是上述至少1个的变址存储器通过在其上记录的上述变址数据，与上述至少1个的变址备用译码器相关，在上述多个存储体S的数目为2M(M是自然数)，上述至少1个的变址备用译码器的数目为S1(S1是自然数)，上述至少1个的变址存储器的数目为L时，满足下式1≤L≤2M×S1
35.权利要求1记载的半导体存储器，其特征是在上述标准译码器与1条列选择线连接时，上述固定备用译码器以及上述变址备用译码器共同与1条备用列选择线连接。
36.权利要求1记载的半导体存储器，其特征是在上述标准译码器与n(n是多数)条列选择线S连接时，上述固定备用译码器以及上述变址备用译码器共同与n条备用列选择线S连接。
37.权利要求5记载的半导体存储器，其特征是在上述标准译码器与1条列选择线连接时，上述固定备用译码器以及上述变址备用译码器共同与1条备用列选择线连接。
38.权利要求5记载的半导体存储器，其特征是在上述标准译码器与n(n是多数)条列选择线S连接时，上述固定备用译码器以及上述变址备用译码器共同与n条备用列选择线S连接。
39.权利要求20记载的半导体存储器，其特征是在上述标准译码器与1条列选择线连接时，上述固定备用译码器以及上述变址备用译码器共同与1条备用列选择线连接。
40.权利要求20记载的半导体存储器，其特征是在上述标准译码器与n(n是多数)条列选择线S连接时，上述固定备用译码器以及上述变址备用译码器共同与n条备用列选择线S连接。
全文摘要
半导体存储器具有可同时存取的8个存储体,在各存储体内配置2个固定备用行译码器和2个变址备用行译码器。固定熔丝装置与固定备用行译码器相对应,在各存储体内设置2个。变址熔丝装置与变址备用行译码器无关,例如在各存储体外设置8个变址熔丝装置存储变址数据,用以决定其与哪个存储体内的变址备用行译码器相对应。
文档编号G11C29/00GK1269582SQ0010860
公开日2000年10月11日 申请日期2000年3月17日 优先权日1999年3月18日
发明者永井健 申请人:株式会社东芝