专利名称：半导体存储器件的制作方法
技术领域：
本发明涉及把多个半导体存储器芯片内置于封装内的IC卡存储器系统等半导体存储器件。
背景技术：
作为半导体存储器件之一，人们知道使电改写成为可能的EEPROM(电可擦除可编程只读存储器)。其中，把多个存储单元串联连接起来构成NAND单元的NAND单元型EEPROM，作为可以高集成化的单元受到人们注意。
在这样的NAND单元型EEPROM等的存储器件中，通常，在电源投入后，要进行芯片的初始化动作。
像NAND单元型EEPROM那样，把非常多的存储单元集成起来的存储器芯片，在芯片制造时，并不限于能够正常地制造所有的存储单元，发生有缺陷的存储单元的可能性很高。即便是有一个不合格的存储单元，其芯片就将变成为不合格品，就必须扔掉。但是，这样的话，存储器芯片的造价就将变得非常之高。
于是，在NAND单元型EEPROM等中预先设置有替换不合格品用的备用块，例如，采用以块为单位置换已经发生了不合格存储单元的块的办法，就可以拯救那些发生了不合格存储单元的存储器芯片，提高芯片合格品率。
作为先前的存储器芯片的初始化动作的一个例子，可以举出备用块对发生了上述那样的不合格存储单元的块的置换或用来把在存储器芯片内使用的各种电压设定为最佳值的电压调整动作等。
进行该初始化动作的期间，通常，在电压投入时，在电源电压到达规定范围的值之后经过了一定时间，例如，数百微秒左右为止的期间内进行设定，在该初始化动作期间内不能对芯片进行控制。
以往，在使用存储器芯片的系统一侧，测定相当于上述初始化动作期间的时间以识别初始化动作期间的结束，然后，再对存储器芯片进行控制。
但是，在该情况下，在使用存储器芯片的系统一侧必须进行测量时间的多余作业，存在着存储器芯片的控制变得复杂起来的问题。
作为解决该问题手段之一，有这样的方法在电源投入时，从存储器芯片输出一个表示从电源电压达到规定范围的值之后到可以在外部控制存储器芯片为止的期间为忙状态的信号。至于忙状态输出，例如，NAND单元型EEPROM，从前就具有在数据读出/数据写入/数据擦除的各个动作中输出存储器芯片处于忙状态这样的功能。作为输出是否处于忙状态的方法，可以使用如下的方法(A)从忙状态输出专用焊盘输出，(B)在输入忙状态输出用指令后，在变成为数据输出允许状态时，从I/O焊盘输出。
通常，由于忙状态检测方法取决于系统和使用者而不同，故采用作成为使得可以使用(A)、(B)这两方的办法来提高便利性。即，(A)、(B)两方的实现是不可或缺的。
另一方面，在EEPROM或含有EEPROM的IC卡或存储器系统中，以往一直使用安装有多个存储器芯片的封装产品。就是说，在IC卡或存储器系统中，为了增加存储器容量，人们广为采用把多个存储器芯片内置于一个封装内的方法。作为一个例子，有内置多个非易失性存储器芯片的封装。
图1的框图示出了内置多个存储器芯片并进行了封装化的现有的存储器件的概略构成。在这里，作为一个例子，示出了内置2个存储器芯片MC1、MC2的构成。分别向存储器件10内的上述2个存储器芯片MC1、MC2供给电源电压Vcc和接地电压GND。此外，上述两存储器芯片MC1、MC2的忙状态输出专用焊盘则共通地连接到忙状态输出专用端子11上。此外，上述两个存储器芯片MC1、MC2的I/O焊盘都连接到I/O端子13上。该I/O端子13被连接到I/O总线14上。
从上述输出专用端子11输出在存储器芯片MC1、MC2之内至少任何一方为忙状态时就变成为‘L’电平的忙信号/BusyA(/意味着反转信号)。
在向存储器件10输入忙状态输出用指令时，若对应的存储器芯片为忙状态，则上述I/O端子13就输出‘L’电平的忙信号/Busy1或/Busy2。
在内置多个存储器芯片的封装产品的情况下，在电源投入后一直到封装内的所有存储器芯片的初始化动作都结束为止的期间内，必须输出忙状态。因此就必须从封装内的所有存储器芯片输出忙状态，从每一个存储器芯片通过I/O焊盘和I/O端子13输出表示忙状态的信号。
但是，电源投入时的忙信号的输出时间宽度，一般地说，由于对每一个芯片都存在着差别，故实际上每一个芯片都各不相同。就是说，存在着一方的芯片为忙状态而另一方的芯片为就绪(Ready)状态，就是说为非忙状态的时候。
图2的时序图示出了在图1所示的现有存储器件中，从电源投入后到各个芯片变成为外部控制可能状态为止的动作的一个例子。当电源被投入，电源电压的值超过了规定值时，在存储器芯片MC1、MC2中就开始分别进行初始化动作。可以进行该初始化动作的期间用‘H’电平表示。在这里，例如，假定与存储器芯片MC1相比存储器芯片MC2的初始化动作所需要的时间长。
此外，初始化动作开始后，就从存储器芯片MC1、MC2通过I/O端子13输出表示忙状态的忙信号/Busy1、/Busy2。忙信号/Busy1、/Busy2为‘L’电平的期间与忙状态对应。忙状态，由于一旦各个芯片的初始化动作结束则被解除，故相对于忙信号/Busy1来说，忙信号/Busy2变成为就绪状态的时间要晚。即，会产生忙信号/Busy1、/Busy2变成为彼此不同的逻辑状态的期间(图2中的Tx)。在该Tx的期间内，由于从存储器芯片MC1输出的忙信号/Busy1为‘H’电平，而从存储器芯片MC2输出的忙信号/Busy2为‘L’电平，故电源电压Vcc和接地电位GND之间通过存储器芯片MC1、MC2短路。归因于该短路，出于各个芯片内的接地电压的电平上升或电源电压的电平下降等原因，存在着芯片进行误动作的可能。此外，在各个芯片中，由于一般地说从I/O焊盘流出的输出电流的值被设定得大，故也就会产生通过I/O总线14在芯片彼此间流动大电流，器件本身遭受破坏的危险性。
发明内容
根据本发明的一个方面，可以提供在封装内设置多个存储器芯片，在电源投入后电源电压的值到达规定值时就变成为忙状态，在上述多个存储器芯片的初始化动作结束之前的期间内维持忙状态，在上述多个存储器芯片的初始化动作全部结束之后，就解除忙状态的半导体存储器件。
图1的框图示出了现有的存储器件的概略性的构成。
图2的时序图示出了图1的存储器件的动作的一个例子。
图3的框图示出了本发明的存储器件的概略性的基本构成。
图4的框图示出了图3中的存储器芯片的内部构成。
图5A、图5B是图4中的存储单元阵列内的1个NAND单元的平面图及其等效电路。
图6A、图6B是图5A所示的NAND单元的剖面图。
图7是图4中的存储单元阵列的等效电路图。
图8的电路图具体地示出了实施例1的存储器件内的忙控制电路的一部分的构成。
图9A、B的电路图示出了设置在图8的忙控制电路中的输出控制电路的详细的构成。
图10A、图10B的电路图示出了设置在图8的另一忙控制电路中的输出控制电路的详细的构成。
图11的时序图示出了使用图9的输出控制电路的情况下的图8的忙控制电路的动作的一个例子。
图12的时序图示出了使用图10的输出控制电路的情况下的图8的忙控制电路的动作的一个例子。
图13的电路图具体地示出了实施例2的存储器件内的忙控制电路的一部分的构成。
图14的电路图具体地示出了实施例3的存储器件内的忙控制电路的一部分的构成。
图15的电路图具体地示出了实施例3的变形例的存储器件内的忙控制电路的一部分的构成。
图16的电路图具体地示出了实施例4的存储器件内的忙控制电路的一部分的构成。
图17的电路图具体地示出了实施例5的存储器件内的忙控制电路的一部分的构成。
图18的电路图具体地示出了实施例6的存储器件内的忙控制电路的一部分的构成。
图19A、图19B的电路图示出了在图17所示的实施例的电路内设置的控制电路的构成。
图20的电路图示出了在图17所示的实施例的电路中设置的另外的控制电路的构成。
图21的电路图示出了图20中的开关电路的详细的构成。
图22的电路图示出了图20中的开关电路的另一详细的构成。
图23A、图23B的电路图示出了在图17所示的实施例的电路中设置的控制电路的构成。
图24的电路图具体地示出了实施例7的存储器件内的忙控制电路的一部分的构成。
图25的等效电路图示出了图4中的存储单元阵列的另外的构成。
图26的等效电路图示出了图4中的存储单元阵列的再一种构成。
图27的等效电路图示出了图4中的存储单元阵列的再一种构成。
图28的等效电路图示出了图4中的存储单元阵列的再一种构成。
图29的电路图示出了图13的实施例电路的变形例的构成。
图30的电路图示出了图14的实施例电路的变形例的构成。
图31的电路图示出了图15的实施例电路的变形例的构成。
图32的电路图示出了图16的实施例电路的变形例的构成。
图33的电路图示出了图17的实施例电路的变形例的构成。
具体实施例方式
以下，参看附图详细地说明本发明的实施例。
图3的框图示出了本发明的存储器件的概略性的基本构成。在该存储器件10中，在同一封装内内置有多个由NAND单元型EEROM构成的存储器芯片。在这里，虽然作为一个例子示出的是内置2个存储器芯片MC1、MC2的情况，但是，也可以内置2个以上的存储器芯片。
给存储器件10内的上述两存储器芯片MC1、MC2分别供给电源电压Vcc和接地电压GND。此外，上述两个存储器芯片MC1、MC2的忙状态输出专用焊盘被共通地连接到忙状态专用输出端子11上。该输出专用端子11通过负载电阻12被连接到电源电压Vcc的节点上。此外，上述两个存储器芯片MC1、MC2的I/O焊盘都连接到I/O端子13上。该I/O端子13则连接到I/O总线14上。
从上述输出专用端子13，输出在存储器芯片MC1、MC2之内变成为忙状态的期间长的一方的存储器芯片的整个忙期间内，变成为‘L’电平的那样的忙信号/BusyA(/意味着反转信号)。
有时候要在上述两个存储器芯片MC1、MC2之间，至少设置1条以上的布线16，并通过布线16相互传送各个存储器芯片的忙状态。
从上述I/O端子13输出忙信号/Busy1、/Busy2。
在内置多个存储器芯片的封装产品中，在电源投入时一直到封装内的全部存储器芯片的初始化动作都结束为止必须输出忙状态。因此，必须从封装内的全部存储器芯片输出忙状态，从每一个存储器芯片通过I/O端子13输出表明忙状态的信号。
另外，来自I/O端子13的忙状态输出，只有在数据输出允许状态的时候才可以进行，在数据输出禁止状态的时候，I/O端子13总是处于浮置状态。该数据输出允许/禁止状态的控制，通常可以用控制专用引脚(芯片内的焊盘电压)进行。以下，在就/Busy1、/Busy2进行论述的情况下，规定基本上指的是与上边所说的(B)忙状态输出用指令输入后的数据输出允许状态下的/Busy1、/Busy2的状态。
图4的框图示出了图3中的存储器芯片MC1、MC2各自的内部构成。
在图4中，在存储单元阵列21中分别设置有多个具有控制栅极、浮置栅极和选择栅极的NAND型存储单元。这多个NAND单元被分成为块。在存储单元阵列21上，连接有位线控制电路22、行译码器23、阱电位控制电路24、源极线控制电路25和高电压/中间电压产生电路26。
在上述位线控制电路22上，连接有接受从地址缓冲器27输出的地址信号的列译码器电路28和数据输入输出缓冲器29。该位线控制电路22，根据列译码器电路28的输出信号，进行数据的读出、写入、再写入、写入验证和擦除。就是说，该位线控制电路22，主要由CMOS触发电路构成，进行用来向存储单元中进行写入的数据的锁存、用来读出位线电位的读出动作和用来进行写入后的验证读出的读出动作以及再写入数据的锁存动作。
在行译码器电路23上，连接有地址缓冲器27、字线控制电路30、行译码器控制电源电路31。行译码器电路23控制存储单元的控制栅极和选择栅极。字线控制电路30控制所选中的块内的字线的电位，行译码器电源控制电路31控制行译码器电路23的电源电位。
阱电位控制电路24控制要形成存储单元阵列21的p型阱区域或p型衬底的电位，源极线控制电路25控制存储单元阵列21内的源极线的电压。此外，高电压/中间电压产生电路26，产生擦除用高电压和中间电压，供往正在进行擦除动作的p型阱区域或者通过字线控制电路30、行译码器电源控制电路31和列译码器电路23供往正在进行写入的字线，同时，还通过位线控制电路22供往位线。
在各个存储器芯片中，还设置有忙控制电路32。该忙控制电路32，在电源投入时，在从电源电压达到了规格保证范围的值之后到可以在外部控制存储器芯片为止的期间，或在电源投入后的通常动作时，在数据读出/数据写入/数据擦除的各个动作中，输出显示为忙状态的上述两种忙信号/BusyA、/Busy1(或/Busy2)。
图5A示出了图4中的存储单元阵列21内的1个NAND型存储单元的平面图，图5B示出了图5A的等效电路图。此外，图6A示出了沿着图5A所示的6A-6A线的剖面图，图6B示出了沿着图5A所示的6B-6B线的剖面图。另外，在图5A、图5B和图6A、图6B中，对于同一部分赋予同一标号。
如图5A、图5B和图6A、图6B所示，在被元件隔离氧化膜42围起来的p型硅衬底(或p型阱区)41内，形成由多个NAND单元构成的存储单元。在1个NAND单元内，设置有8个存储单元M1～M8，这8个存储单元M1～M8，进行串联连接。
在各个存储单元中，在衬底41上边，中间存在着栅极绝缘膜43地形成有浮置栅极44(441、442、…、448)。在该浮置栅极44(441、442、…、448)的上部，中间存在着栅极绝缘膜45地形成控制栅极46(461、462、…、468)。构成这些存储单元的源极、漏极的n型扩散层491、492、…、498为相邻的单元所共有，借助于此，把各个存储单元串联连接起来。
在各个NAND单元的漏极一侧和源极一侧，分别设置选择栅极449、469和4410、4610。这些选择栅极可以与存储单元的浮置栅极和控制栅极同时形成。形成了这些存储单元的衬底41上边，被例如由CVD氧化膜构成的层间绝缘膜47被覆起来，在该层间绝缘膜47的上边形成位线48。该位线48被连接到NAND单元的一端一侧的漏极扩散层490上。
配置在行方向上的NAND单元的控制栅极46(461、462、…、468)，如图5A、图5B所示，作为控制栅极线CG1、CG2、…、CG8，被共通地配置。这些控制栅极线将变成为字线。选择栅极449、469和4410、4610也分别被连续地配置在行方向上。定义为选择栅极线SG1、SG2。
图7示出了把上述那样的NAND单元配置成矩阵状的存储单元阵列的等效电路。在这里，把共有字线或选择栅极线的NAND单元群叫做块，把用虚线围起来的区域定为一个块。存储单元中的读出、写入等的动作，通常，要选择多个块中的一个块后予以执行。
其次，对上述NAND单元型EEPROM中的数据写入、擦除和读出动作进行说明。
数据写入的动作，从离位线接触最远的位置的存储单元开始依次进行。给被选中的存储单元的控制栅极加上高电压Vpgm(例如，18V左右)，得益于此。就可以给位线一侧的存储单元的控制栅极和选择栅极加上中间电位Vmw(例如10V左右)，根据数据给位线加上0V或中间电位Vmb(例如，8V左右)。
在向位线提供0V时，其电位一直可以传达给被选存储单元的漏极，并产生因隧道电流从漏极向浮置栅极流动而形成的电子注入。归因于此，被选中的存储单元的阈值电压就向正方向漂移。把该状态例如定为‘1’。在向位线提供中间电位Vmb时，不产生电子注入，因此阈值电压不会发生变化，停止于负的状态。该状态为‘0’。
数据擦除可以以块单位进行。就是说，可以对于被选中的NAND单元块内的所有存储单元同时进行数据擦除。就是说，被选中的NAND单元块内的所有控制栅极都变成为0V，给p型阱区(或p型衬底)加上高电压Vera(例如，22V左右)。位线、字线、非被选NAND单元块内的控制栅极和所有选择栅极线都变成为浮置状态。借助于此，在被选中的NAND单元块内的存储单元中，都会向p型阱区(或p型衬底)释放归因于隧道电流而产生的浮置栅极的电子，阈值电压向负的方向漂移。
数据读出动作，使被选中的存储单元的控制栅极变成为0V，使除此之外的存储单元的控制栅极和选择栅极变成为例如大体上的电源电压Vcc或比电源电压稍微高的读出用电压VH(通常，为小于Vcc的2倍的电压电平，其值在5V以下)。采用在该状态下，检测是否有电流向被选存储单元流的办法，进行数据读出。
然而，在图3的存储器件10中，为了使得一直到2个存储器芯片MC1、MC2的初始化动作都结束为止2个存储器芯片都变成为忙状态那样地进行控制，就必须检测同一封装内的别的存储器芯片的忙状态。作为这种检测的方法，可以考虑以下的2种方法(1)用从忙状态专用输出端子11输出的忙信号/BusyA检测其它的存储器芯片的忙状态的方法，(2)用共通地连接到封装内的所有芯片上的专用布线16，通过该布线16检测其它的存储器芯片的忙状态的方法。
(1)的方法，虽然有可以避免封装内布线或芯片内焊盘增加的优点，但是，由于输出忙信号/BusyA的忙状态输出专用端子11位于芯片的外部，故结果就变成为要受到电压施加等的影响，有必要对它们进行详细的研究。
另一方面，(2)的方法，由于仅仅在封装内才设有专用布线，不需要引出到封装的外部来，故虽然不需要进行系统中的布线电容、电压施加等的详细研究，但是却存在着封装内的布线或芯片内的焊盘数会增加的缺点。因此，必须根据封装产品的用途研究到底要采用(1)、(2)中的哪一种方法。
图8的电路图具体地示出了采用上述方法(2)的本发明实施例1的存储器件中示于图3中的2个存储器芯片MC1、MC2中分别设置的图4中的忙控制电路32的一部分的构成。
设置在两存储器芯片MC1、MC2中的忙控制电路32，具有同样的电路构成，用标号32-1、32-2示出了存储器芯片MC1、MC2内的忙控制电路。
在忙控制电路32-1、32-2中，在电源投入时，在存储器芯片MC1、MC2内发生的内部忙信号busy1、busy2被供往N沟MOS晶体管51的栅极和2输入NOR电路52的一方的输入端子。上述晶体管51的源极连接到接地电压的节点上，漏极则通过芯片上边的焊盘连接到忙状态输出专用端子11上。该端子11，如先前所述，通过负载电阻12连接到电源电压Vcc的节点上。
通过2条布线16中的各自一方，相互地向上述2输入NOR电路52的另一方的输入端子供给在另一方的忙控制电路中产生的内部忙信号。该NOR电路52构成检测其它存储器芯片中忙状态的检测电路。这样一来，在忙状态输出用指令输入时，就可以从各个NOR电路52通过芯片上边的I/O焊盘向对应的I/O端子13输出忙信号/Busy1、/Busy2。
另外，在上述NOR电路52的输出节点和I/O端子13之间，设置输出控制电路53，在电源投入时，在从电源电压达到了规格保证范围的值后到可以在外部控制存储器芯片为止的期间(把该期间叫做电源复位期间)内输出忙信号，同时，在电源复位期间结束后的通常动作模式时的数据读出/数据写入/数据擦除的各个动作期间内，与指令相对应地输出忙信号。
图9A、图9B和图10A、图10B示出了在图8的电路中设置的输出控制电路53的不同的详细电路构成。
其次，在说明图8所示电路的动作之前，对在图9A、图9B和图10A、图10B中所示的输出控制电路的细节进行说明。
图9A、图9B示出了设置在忙控制电路32-1和32-2中的输出控制电路53的详细的电路构成。在这里，假定把芯片地址0分配给设置有忙控制电路32-1的存储器芯片MC1，把芯片地址1分配给设置有忙控制电路32-2的存储器芯片MC2。
设置在忙控制电路32-1内的输出控制电路53，如图9A所示，由并联地把P沟和N沟MOS晶体管的源极·漏极间连接起来的CMOS传送门电路100；分别使在电源复位期间内变成为‘H’电平的电源复位信号POR反转的反相器101、102；供给反相器102的输出和在选中设置有该忙控制电路32-1的存储器芯片MC1时变成为‘H’电平的片选信号chip select0的NAND电路103；供给上述反相器101和NAND电路103的输出的NAND电路104；使该NAND电路104的输出反转的反相器105构成。这样一来，上述NAND电路104的输出和反相器105的输出，就可以供往上述CMOS传送门电路100的N沟和P沟的MOS晶体管的栅极。
图9B所示的设置在忙控制电路32-2内的输出控制电路53，被作成为与图9A所示的电路基本上相同的构成，与图9A不同之处在于取代片选信号chip select0向NAND电路103供给chip select1。在这里，该片选信号chip select1，是在选中设置有忙控制电路32-2的存储器芯片MC2时变成为‘H’电平的信号。
在电源复位期间内，电源复位信号POR将变成为‘H’电平。这时，反相器101的输出，将变成为‘L’电平，NAND电路104的输出将变成为‘H’电平。因此，忙控制电路32-1、32-2内的各个CMOS传送门电路100变成为ON，从图8中的NOR电路52输出的忙信号/Busy1、/Busy2，就经由各个控制电路53，通过各个芯片上边的I/O焊盘向I/O端子13输出。
如上所述，在作为输出控制电路53使用图9A、图9B所示构成的电路时，结果就变成为从存储器件10内的所有存储器芯片输出来自电源复位期间中的I/O端子的忙信号。
来自该I/O端子的忙信号的输出，并非一定要用存储器件10内的所有存储器芯片进行不可，也可以仅仅使用存储器件10内的一个芯片，例如芯片地址0的芯片进行。如上所述，在用一个芯片进行的情况下，由于进行输出的芯片借助于布线16的信号检测别的芯片的忙状态，进行反映了该检测结果的忙状态的输出，故也可以进行作为存储器件10的正确的忙状态的输出。图10A、图10B示出了实现用芯片地址0的一个芯片进行这样的忙状态的输出方法的输出控制电路53的电路构成例。
图10A、图10B示出了设置在忙控制电路32-1、32-2中的输出控制电路53的详细的电路构成。在这里，假定把芯片地址0分配给设置有忙控制电路32-1的存储器芯片MC1，把芯片地址1分配给设置有忙控制电路32-2的存储器芯片MC2。
设置在忙控制电路32-1内的输出控制电路53，如图10A所示，由并联地把P沟和N沟MOS晶体管的源极漏极间连接起来的CMOS传送门电路100；供给在电源复位期间内变成为‘H’电平的电源复位信号POR和只有在芯片地址0的芯片中才变成为‘H’电平(在其它的芯片地址的芯片中则变成为‘L’电平)的信号chip Add0的NAND电路106；使上述电源复位信号POR反转的反相器102；在供给该反相器102的输出和在选中设置有该忙控制电路32-1的存储器芯片MC1时变成为‘H’电平的片选信号chip select0的NAND电路103；供给上述两个NAND电路106、103的输出的NAND电路104；使该NAND电路104的输出反转的反相器105构成。这样一来，上述NAND电路104的输出和反相器105的输出，就可以供往上述CMOS传送门电路100的N沟和P沟MOS晶体管的栅极。
图10B所示的设置在忙控制电路32-2内的输出控制电路53，被作成为与图10A所示的电路基本上相同的构成，与图10A不同之处在于取代片选信号chip select0向NAND电路103供给chip select1。如图10B所示，作为芯片地址信号，与图10A同样，向NAND电路106输入chip Add0。该芯片地址信号chip Add0，由于在存储器芯片MC1内，即，在忙控制电路32-1内，将变成为‘H’电平，在存储器芯片MC2内，即，在忙控制电路32-2内，将变成为‘L’电平，故在电源复位期间内，对于I/O端子13来说，结果就变成为仅仅从存储器芯片MC1输出忙信号。
在电源复位期间结束后，就变成为与使用图9的输出控制电路的情况和使用图10的输出控制电路的情况下同样的动作。在电源复位期间结束后，反相器102的输出将变成为‘H’。这样一来，在数据读出/数据写入/数据擦除的各个动作期间内，在相应于指令输入输出忙信号时，就只有被选中的芯片的片选信号才会变成为‘H’。因此，输入被选状态的片选信号的NAND电路103的输出将变成为‘H’电平。在该情况下，只有芯片选择状态的存储器芯片的忙控制电路内的CMOS传送门电路100变成为ON，使得可以从NOR电路52输出的忙信号/Busy1、/Busy2经由其输出控制电路53向I/O端子13输出。
其次，参看图11、图12所示的时序图说明在图8所示的实施例1的存储器件中，从电源投入到2个存储器芯片MC1、MC2变成为可外部控制状态为止的动作的一个例子。在图11、图12中，作为/Busy1、/Busy2的电平，示出了把在来自I/O端子13的数据输出变成为允许状态时的来自I/O端子13的数据的输出电平，在数据输出禁止状态下，/Busy1、/Busy2通常都将变成为浮置状态。另外，在该情况下，由于相当于电源复位期间，故忙信号/Busy1、/Busy2的输出，在作为输出控制电路53使用图9的电路的情况下，可以由忙信号控制电路32-1、32-2内的两方的输出控制电路53进行(相当于图11)，另一方面，在作为输出控制电路53使用图10的电路的情况下，则仅仅可以用忙控制电路32-1内的输出控制电路53进行(相当于图12)。
当投入电源，电源电压的值超过了规定值时，在存储器芯片MC1、MC2中就分别开始进行初始化动作。进行该初始化动作期间，用‘H’电平表示。在进行初始化动作期间内，内部忙信号busy1、busy2维持‘H’电平。在这里。假定例如与存储器芯片MC1比存储器芯片MC2的初始化动作所需要的时间长。
即便是一方的存储器芯片MC1的初始化动作结束，内部忙信号busy1从‘H’电平变化为‘L’电平，而另一方的存储器芯片MC2的初始化动作尚未完成，内部忙信号busy2就保持‘H’电平的原状不变，故一方的存储器芯片MC1一侧的忙控制电路32-1内的NOR电路52的输出，即忙信号/Busy1仍保持‘L’电平的原状不变。而当另一方的存储器芯片MC2的初始化动作完成，内部忙信号Busy2从‘H’电平变化成为‘L’电平时，一方的存储器芯片MC1一侧的忙信号/Busy1就变化成‘H’电平。
在另一方的存储器芯片MC2中，在图11的情况下(使用图9的电路时)，当初始化动作结束，内部忙信号Busy2从‘H’电平变化成‘L’电平时，忙信号/Busy2就变化成‘H’电平。即，忙信号/Busy1和/Busy2的忙期间(‘L’电平)变成为相同。此外，在图12的情况下(使用图10所示的电路时)，在存储器芯片MC2中，在初始化动作期间内，输出节点(忙信号/busy2的节点)保持浮置状态。
另外，在存储器芯片MC1、MC2的内部忙信号busy1、Busy2为‘H’电平的期间内，由于晶体管51导通，忙状态输出专用端子11跌落到‘L’电平，故从该忙状态输出专用端子11输出的忙信号/BusyA，在与内部忙信号busy1、busy2之内变成为忙状态的期间长的一方的内部忙信号对应的忙期间内，被设定为‘L’电平(使用图9、图10中的不论哪一个图的电路时都通用)。即，忙信号/BusyA的信号波形，实质上变成为与Busy1、Busy2的信号波形相同。
如上所述，在具有图8所示那样的忙控制电路的存储器件中，不复存在忙信号/Busy1、/Busy2变成为彼此不同的逻辑状态的期间，可以防止通过存储器芯片MC1、MC2电源电压Vcc与接地电压GND之间进行短路。因此，可以完全消除因存在忙信号/Busy1、/Busy2变成为彼此不同的逻辑电平状态的期间而产生的先前说明的种种问题。
图13的电路图具体地示出了采用上述(1)的方法的本发明的实施例2的存储器件的忙控制电路32的一部分的构成。
设置在两存储器芯片MC1、MC2上的忙控制电路32，具有同样的电路构成，存储器芯片MC1、MC2内的忙控制电路用标号32-1、32-2表示。在忙控制电路32-1、32-2内分别设置有N沟的MOS晶体管51、输出控制电路52和2输入AND电路54。向MOS晶体管51的栅极供给在存储器芯片MC1、MC2的内部产生的内部忙信号busy1、Busy2。上述晶体管51的源极连接到接地电压的节点上，漏极则通过芯片上边的忙状态输出专用焊盘连接到忙状态输出专用端子11上。该端子11通过负载电阻12连接到电源电压Vcc的节点上。
向上述AND电路54的输入端子，输入内部忙信号busy1的反转信号/busy1，和忙状态输出专用端子11输出的忙信号/BusyA。AND电路54的输出，通过输出控制电路53向I/O端子13输出。
在该情况下，AND电路54构成检测其它存储器芯片中的忙状态的检测电路。在忙状态输出用指令输入后，在变成为数据输出允许状态时，就从各个AND电路54向I/O端子13输出忙信号/Busy1或/Busy2。
在图13所示的实施例2的存储器件中，AND电路54的输出信号，由于在2个输入信号中的任何一方为‘L’电平时都将变成为‘L’电平，故忙信号/Busy1、/Busy2的‘L’平期间，由内部忙信号/busy1、/busy2和忙信号/BusyA之内‘L’电平期间长的一方的信号决定。
因此，在该情况下，也不复存在忙信号/Busy1、/Busy2变成为彼此不同的逻辑状态的期间，可以防止通过I/O总线14(图3中所示)在存储器芯片MC1、MC2之间在电源电压Vcc与接地电压GND之间进行短路。另外，在图13的情况下，忙信号/Busy1、/Busy2的信号波形，也和图11或图12是同样的。
图14的电路图具体地示出了采用上述(2)的方法的本发明的实施例3的存储器件的忙控制电路32的一部分的构成。
设置在两存储器芯片MC1、MC2内的忙控制电路32，具有同样的电路构成，存储器芯片MC1、MC2内的忙控制电路用标号32-1、32-2表示。
在忙控制电路32-1、32-2内分别设置有N沟的MOS晶体管51、输出控制电路53和2输入AND电路55、N沟MOS晶体管56和负载电阻57。向MOS晶体管51的栅极供给在存储器芯片MC1、MC2的内部产生的内部忙信号busy1和Busy2。上述晶体管51的源极连接到接地电压的节点上，漏极则通过芯片上边的忙状态输出专用焊盘连接到忙状态输出专用端子11上。该端子11通过负载电阻12连接到电源电压Vcc的节点上。
向上述AND电路55的输入端子，输入内部忙信号busy1的反转信号/busy1。在上述AND电路55的另一方的输入端子和接地电压的节点之间，插入起着开关作用的MOS晶体管56的漏极、源极，向该MOS晶体管56的栅极输入内部忙信号busy1。此外，把负载电阻57连接到AND电路55另一方的输入端子和电源电压Vcc的节点之间。上述MOS晶体管56的漏极，就是说，AND电路55的另一方的输入端子，通过布线16在彼此不同的芯片间共通地进行连接。AND电路55的输出，通过输出控制电路53向I/O端子13输出。
在该情况下，由AND电路55、MOS晶体管56和负载电阻57构成的电路，构成检测其它存储器芯片中的忙状态的检测电路。这样一来，在忙状态输出用指令输入后的数据输出允许状态时，就从各个AND电路54经由输出控制电路53，通过芯片上边的I/O焊盘，从I/O端子13输出忙信号/Busy1或/Busy2。
在图14所示的实施例3的存储器件中，MOS晶体管56根据内部忙信号busy1、busy2进行导通控制。MOS晶体管56的漏极，就是说，AND电路55的另一方的输入端子，由于通过布线16在彼此不同的芯片间共通地进行连接，故AND电路55的另一方的输入端子的输入信号，借助于内部忙信号busy1、busy2之内‘H’电平期间长的一方的内部忙信号，在该 ‘H’电平期间内设定为‘L’电平。
在电源投入后，AND电路55的输出信号，由于在2个输入信号都变成为‘H’电平时将变成为‘H’电平，故在该情况下，也不复存在忙信号/Busy1、/Busy2变成为彼此不同的逻辑状态的期间。因此，可以防止通过I/O总线14(在图3中所示)在存储器芯片MC1、MC2之间电源电压Vcc与接地电压GND之间发生短路。
图15示出了实施例3的变形例的存储器件。该变形例的存储器件内的忙控制电路32-1、32-2的基本构成由于和图14相同，故对于那些与图14对应的部位赋予同一标号而省略其说明，以下仅仅对与图14不同的地方进行说明。
在该变形例的存储器件内的忙控制电路32-1、32-2中，图14中的MOS晶体管51被省略，此外，由于忙状态输出专用端子11被兼用做图14中的布线16，故负载电阻12被连接到MOS晶体管56的公共漏极，即布线17上。
在该图15所示的实施例3的变形例的存储器件中，除去可以得到与图14同样的效果外，还可以得到这样的效果比起图14的情况来，元件数可以减少与没有晶体管51的量相对应的那么大的量。
然而，在上述实施例1到3及其变形例中，说明的是在输出忙信号/BusyA的忙状态输出专用端子11或布线17中，在芯片外部，连接有负载电阻12，该端子11或布线17，总是被上拉到‘H’电平(Vcc)上的情况。
但是，本发明即便是在忙状态输出专用端子11或布线17在芯片外部不总是被上拉到‘H’电平的情况下，也可以实施。
通常，作为检测封装品的忙状态的方法，可以考虑2种方法(A)为了检测忙状态输出专用端子的信号，总是使该端子上拉到‘H’电平的情况，和(B)作为忙状态输出指令输入后的数据输出允许状态，使之从I/O焊盘输出的情况。在仅仅使用上述(B)的使用者或系统的情况下，由于不进行使用忙状态输出专用端子11的忙状态的检测，故也没有必要在芯片外部把忙状态输出专用端子11上拉到‘H’电平。
图16具体地示出了采用上述(B)的方法的本发明的实施例4的存储器件，分别在图3中的2个存储器芯片MC1、MC2中设置的图4中的忙控制电路32的一部分的构成。
设置在两存储器芯片MC1、MC2中的忙控制电路32，具有同样的电路构成，用标号32-1、32-2示出了存储器芯片MC1、MC2内的忙控制电路。另外，该实施例4的存储器件内的忙控制电路32-1、32-2的基本构成与图15是相同的，所以对于那些与图15对应的部位赋予同一标号而省略其说明，以下仅仅对那些与图15不同的地方进行说明。
就如先前所说明的那样，在该实施例4的存储器件中，由于忙状态输出的布线17不被使用者或系统监视，故未设置连接到该布线17上的负载电阻12。因此，输出借助于布线进行相互连接的存储器芯片MC1、MC2各自的忙信号/BusyA的忙状态输出专用焊盘，在芯片外部基本上将变成为非连接状态。
为了检测把各个芯片的忙状态输出专用焊盘共通地连接起来的布线17的信号以进行忙状态的检测，就必须使该布线17的节点上拉到‘H’电平。作为上拉该布线17的节点的元件，可以使用设置在各个忙控制电路32-1、32-2中的负载电阻57。
在本实施例的存储器件的情况下，由于可以通过布线17在不同的忙控制电路彼此间进行忙信号的授受，故也不复存在忙信号/Busy1、/Busy2变成为彼此不同的逻辑状态的期间，可以防止通过I/O总线14(示于图3)在存储器芯片MC1、MC2之间电源电压Vcc与接地电压GND之间发生短路。
图17的电路图，示出了采用忙状态输出用的布线17不被使用者或系统进行监视的情况下的上述(B)的方法的本发明的实施例5的存储器件，具体地示出了在图3中的2个存储器芯片MC1、MC2内分别设置的图4中的忙控制电路32的一部分的构成。
设置在两存储器芯片MC1、MC2中的忙控制电路32，具有同样的电路构成，用标号32-1、32-2示出了存储器芯片MC1、MC2内的忙控制电路。另外，该实施例5的存储器件内的忙控制电路32-1、32-2的基本构成与图16是相同的，所以对于那些与图16对应的部位赋予同一标号而省略其说明，以下仅仅对那些与图16不同的地方进行说明。
本实施例的存储器件与图16的存储器件的不同之处在于这一点把P沟MOS晶体管58的源极、漏极间插入到忙控制电路32-1、32-2内的负载电阻57和电源电压Vcc的节点之间，并用控制信号P1或P2控制该MOS晶体管58的栅极。
在这样的构成中，P沟MOS晶体管58，借助于控制信号P1或P2，被控制为使得从电源投入时的芯片初始化开始时到所有的存储器芯片初始化动作都结束为止的整个期间内都变成为ON状态。布线17的节点，仅仅在封装品的初始化动作期间内才被上拉到‘H’电平，在初始化动作结束后，由于MOS晶体管58将变成为OFF状态，故不会消耗无用的电流。
另外，在存储器芯片MC1、MC2中，在忙状态时，由于使分别输出忙信号/Busy1或/Busy2的I/O焊盘分别变成为‘L’电平，故要把MOS晶体管58、56的尺寸等设定为使得相对于由P沟MOS晶体管58和负载电阻57构成的串联连接电路的电流驱动力来说N沟MOS晶体管56的电流驱动力变高。
即，在本实施例的存储器件中，除去可以得到与先前的实施例1到4及其变形例同样的效果之外，还可以得到在初始化动作结束后不会消耗无用的电流的效果。
另外，在封装内只设置1个存储器芯片之类的情况下，由于不需要检测别的存储器芯片的忙状态，故也不再需要上拉忙信号/BusyA节点的功能。在该情况下，那种停止上拉忙信号/BusyA的节点的动作本身的方法是有效的。
图18示出了采用在使用者或系统中不监视忙状态输出专用端子11的情况下的上述(B)的方法的本发明的实施例6的存储器件，是具体地示出了设置有图3中的2个存储器芯片MC1、MC2中的任何一个的图4中的忙控制电路32的一部分的构成的电路图。
另外，由于该实施例6的存储器件内的忙控制电路32的基本构成与图17是相同的，故对于与图17对应的部位赋予同一标号而省略其说明。
在本实施例的存储器件中，由于仅设置1个存储器芯片，故输入到P沟MOS晶体管58的栅极的控制信号P1总是处于‘H’电平，该MOS晶体管58总是处于OFF状态。
然而，如图17所示，在存储器件中可以设置多个存储器芯片的情况下，在电源投入时的初始化动作中，在存储器件中的所有存储器芯片中，可以同时使忙信号/BusyA的节点上拉。在该情况下，由于不需要对存储器件中的多个存储器芯片进行区别，故具有控制变得简单起来的优点。反之，由于存储器件中的所有存储器芯片中都要消耗电流，故消耗电流将增加。
于是，如果使得仅仅在存储器件中的一部分的存储器芯片中上拉忙信号/BusyA的节点那样地进行控制，则可以削减消耗电流，在功耗这一点上是极其有效的。
在该情况下，作为对在存储器件内的多个存储器芯片之内，究竟在哪一个芯片中上拉忙信号/BusyA的节点进行控制的方法，可以考虑以下的方法。
通常，在封装内设置多个存储器芯片的情况下，为了有区别地选择芯片，要对每一个芯片分配不同的地址。然后，仅仅在所分配的芯片地址的值最小的芯片(例如0芯片地址)中才上拉忙信号/BusyA的节点的方法，和仅仅在芯片地址为偶数(或奇数)的芯片中才上拉忙信号/BusyA的节点的方法。
如上所述，在封装内设置多个存储器芯片的情况下，如果只在一部分的存储器芯片中进行上拉而不同时在所有芯片内上拉忙信号/BusyA的节点，则在消耗电流这一点上是极其有效的。为了实现这样的方法，为了根据芯片地址控制MOS晶体管58的ON/OFF状态，只要追加目的为根据芯片地址控制先前的控制信号P1、P2的逻辑电平的控制电路即可。
图19A、图19B，示出了在图17的实施例中，目的为仅仅使芯片地址的值最小的芯片内的P沟MOS晶体管58，即仅仅使忙控制电路32-1内的P沟MOS晶体管58导通的控制电路的构成。
图19A所示的控制电路，被设置在忙控制电路32-1内。控制电路由使控制信号P1反转的反相器111、供给该反相器111的输出和芯片地址chip Add0的NAND电路112构成。这样一来，就可以向忙控制电路32-1内的P沟MOS晶体管(PMOS)58的栅极供给NAND电路112的输出。
图19B所示的控制电路基本上与图19A的控制电路的电路构成是相同的，仅仅向反相器111输入控制信号P2这一点不同。因此，就可以向忙控制电路32-2内的P沟MOS晶体管(PMOS)58的栅极供给NAND电路112的输出。
在这里，如果假定给设置有忙控制电路32-1的存储器芯片MC1分配芯片地址chip Add0，给设置有忙控制电路32-2的存储器芯片MC2分配芯片地址chip Add1，则供往忙控制电路32-1一侧的芯片地址chip Add0将变成为‘H’电平，供往忙控制电路32-2一侧的芯片地址chip Add1将变成为‘L’电平。因此，在控制信号P1为‘L’电平时，即，在芯片初始化动作时，忙控制电路32-1一侧的NAND电路112的输出变成为‘L’电平，忙控制电路32-2一侧的P沟MOS晶体管58导通。就是说，仅仅在存储器芯片MC1一侧MOS晶体管58导通，忙信号/BusyA的节点被上拉。
如上所述，在图17所示的实施例5的存储器件中，采用根据要安装的存储器芯片的个数或芯片地址对MOS晶体管58的ON/OFF状态进行控制的办法，就可以削减消耗电流。
另外，通常，已安装上多个存储器芯片的封装品内的芯片地址，可以用如下的方法设定对于规定的焊盘，借助于键合供给规定电位的键合选择方法，设置在芯片内的熔断丝的选择熔断方法。
图20示出了例如存储器芯片MC1内的忙控制电路32-1的一部分的构成。与存储器芯片MC1对应的芯片地址chip Add0，通过开关电路113供往NOR电路114的一方的输入端子。与存储器芯片MC2对应的芯片地址chip Add1，通过开关电路115供往NOR电路114的另一方的输入端子。上述NOR电路114的输出，通过反相器116供往NAND电路117的一方的输入端子。向上述NAND电路117的另一方的输入端子，通过反相器118供给控制信号P1。
在这样的构成中，在使得开关电路113、115之内一方的开关电路113变成为ON那样地进行控制的情况下，当输入芯片地址chip Add0后，该芯片地址chip Add0就通过开关电路113向NOR电路114输入，NOR电路114的输出变成为‘L’电平。这时，反相器116的输出变成为‘H’电平，在控制信号P1为‘L’电平时，即，在芯片初始化动作时，NAND电路117的输出变成为‘L’电平，图17中的忙控制电路32-1一侧的P沟MOS晶体管58导通。
另一方面，在使得开关电路115也变成为ON那样地进行控制的情况下，芯片地址chip Add0、chip Add1这两方都通过开关电路113、115向NOR电路114输入。
图21示出了图20中的开关电路113、115的详细的电路构成。该开关电路是用键合选择方法对芯片地址进行输出控制的电路，由下述部分构成并联地把P沟和N沟MOS晶体管的源极·漏极间连接起来的CMOS传送门电路200；通过电阻201上拉到Vcc上的焊盘202；把输入端子连接到上述焊盘202上的反相器203；把源极、漏极间连接到CMOS传送门电路200的输出节点和接地电压的节点之间，向栅极供给上述反相器203的输出的N沟MOS晶体管204。因此，可以向上述CMOS传送门电路200的N沟、P沟MOS晶体管的栅极，供给上述焊盘202的信号和反相器203的输出。
在这样的构成中，如果不用键合丝把焊盘202连接到接地电压的节点上，则焊盘202就通过电阻201被上拉到‘H’电平，CMOS传送门电路200变成为ON。在CMOS传送门电路200为ON状态时，就通过该CMOS传送门电路200向NOR电路114输入芯片地址chipAdd0或chip Add1。
另一方面，如图所示，如果借助于键合丝205把焊盘202连接到接地电压的节点上，则焊盘202将变成为‘L’电平，CMOS传送门电路200变成为OFF。这时，由于反相器203的输出变成为‘H’电平，N沟MOS晶体管204变成为ON，故CMOS传送门电路200的输出节点被设定为接地电压。
如上所述，倘采用图20中的电路，则可以采用借助于键合丝205把焊盘202连接到接地电压上或不进行连接的办法，选择性地输出芯片地址。
图22示出了图20中的开关电路113、115的另外的详细的电路构成。该开关电路是借助于设置在芯片内的熔断丝的选择熔断的方法对芯片地址进行输出控制的电路。该开关电路，由于仅仅一部分的构成与图21所示的开关电路不同，故仅仅说明那些与图21不同的地方，与图21相同的地方则省略说明。
在开关电路中，把熔断丝206连接在焊盘202与接地电压的节点之间。该熔断丝206，例如，可以用能束的照射等方法进行熔断。
在这样的构成中，如果熔断丝206被熔断，焊盘202就通过电阻201被上拉到‘H’电平，CMOS传送门电路200变成为ON。在CMOS传送门电路200为ON状态时，就通过该CMOS传送门电路200向NOR电路114输入芯片地址chip Add0或chip Add1。
另一方面，如果熔断丝206未被熔断，焊盘202就变成为‘L’电平，CMOS传送门电路200变成为OFF。这时，由于反相器203的输出将变成为‘H’电平，N沟MOS晶体管204变成为导通，故可以把CMOS传送门电路200的输出节点设定为接地电压。
如上所述，倘采用图21的电路，就可以采用熔断或不熔断熔断丝206的办法选择性地对芯片地址进行输出控制。
此外，在芯片初始化动作中，把上述PMOS晶体管58设定为使得在chip Add0的芯片的情况下设为OFF状态，在chip Add1以上的特定或在全部芯片的情况下变成为ON状态的方法也是有效的。
通常，如图18所示，在封装内只含有1个芯片的情况下，就可以把该芯片地址设定为0。在该情况下，如果在芯片地址为1的芯片中把上述PMOS晶体管58设定为ON状态，则在单一芯片中上述PMOS晶体管58就自动地被设定为OFF状态，在多个芯片(通常肯定存在芯片地址为0、1的2个芯片)的情况下，由于芯片地址1内的PMOS晶体管58将变成为ON状态，故结果就变成为自动地实现上边所说的上拉动作。如上所述，在芯片地址1的芯片的情况下总是设定为在芯片初始化动作中进行上拉动作，和在导入了图20到图22的电路后，用键合或熔断丝设定为仅仅芯片地址1才进行上拉，是容易的。此外，在图19的电路中，即便是采用把chip Add0变更为chip Add1的图23的电路设置在全部芯片内的办法，在芯片地址1的芯片中，也可以总是在芯片初始化动作中进行上拉动作。
图24示出了使用者或在系统中不监视忙状态输出用的布线17的情况下的采用上述(B)的方法的本发明的实施例7的存储器件，是具体地示出了分别设置在图3中的2个存储器芯片MC1、MC2内的图4中的忙控制电路32的一部分的构成的电路图。
设置在两存储器芯片MC1、MC2内的忙控制电路32，具有同样的电路构成，存储器芯片MC1、MC2内的忙控制电路用标号32-1、32-2表示。另外，在实施例7的存储器件内的忙控制电路32-1、32-2，由于基本的构成与图17所示的构成是同样的，故对于那些与图17对应的地方赋予同一标号而省略其说明，以下，仅仅对那些与图17不同的地方进行说明。
在图17的存储器件中，虽然说明的是把P沟MOS晶体管58连接到负载电阻57与电源电压Vcc的节点之间的情况，但是在本实施例的情况下，连接到该地方上的却是N沟MOS晶体管59。因此，作为控制信号要向N沟MOS晶体管59的栅极供给分别进行了逻辑反转的控制信号/P1、/P2来取代先前的P1、P2。
另外，不言而喻本发明可以进行种种的变形而不限定于上述实施例。例如，在上述各个实施例中，虽然说明的是存储器芯片是由NAND单元型EEPROM构成的存储器芯片，用把各个NAND单元串联连接起来的8个存储单元构成的情况，但是，即便是在各个NAND单元内存储单元的个数为1个、2个、4个、16个、32个、64个的情况下也可以实现，这是不言而喻的。
此外，除去由NAND单元型EEPROM构成的存储器芯片之外，例如也可以使用由图25的等效电路所示的那种NOR单元型EEPROM构成的存储器芯片，由图26的等效电路所示的那种DINOR单元型EEPROM构成的存储器芯片，由图27的等效电路所示的那种AND单元型EEPROM构成的存储器芯片，以及由图28的等效电路所示的那种带选择晶体管的NOR单元型EEPROM构成的存储器芯片等。另外，至于DINOR单元型EEPROM的细节，在‘H.Onoda et al.，IEDM Technical Digest Paper，1992，pp.599-602’中进行了讲述，至于AND单元型EEPROM，在‘H.Kume et al.，IEDM Technical DigestPaper，1992，pp991-993’中进行了讲述。
此外，在上述各个实施例中，虽然是以可进行数据电改写的非易失性半导体存储器件为例进行的说明，但是对于其它的半导体存储器件也同样地可以实施。
此外，在上述各个实施例中，虽然说明的是在存储器芯片中，仅仅在电源投入时的初始化动作中才进行忙信号/BusyA的节点的上拉动作的情况，但是这在其它的情况下，例如在通常动作期间中，此外在存储器芯片内仅仅设置1个存储器芯片的情况下，也可以使之进行忙信号/BusyA的节点的上拉动作。在该情况下，可以得到在不需要封装的外部设置上拉电路的效果。
此外，在上述各个实施例中，虽然说明的是使之进行上拉动作的情况而被选中为使之进行上拉动作的存储器芯片究竟是处于忙状态还是处于就绪状态无关，但是，在其它的情况下，例如在被选中为使之进行上拉动作的存储器芯片处于忙状态的情况下，则可以控制为使之不进行上拉动作。在被选中的存储器芯片处于忙状态时，例如，图17中的忙控制电路32-1内的晶体管56就变成为ON状态。在该状态下，当使晶体管58变成为ON状态时，电流就会在电源电压Vcc和接地电压GND之间流动，仅仅使无用的消耗电流增加。因此只有在被选中为使之进行上拉动作的存储器芯片处于就绪状态时，只有在电源投入时的初始化动作中，或者，也包括在通常动作中，才可以采用使用使忙信号/BusyA的节点进行上拉动作的办法来实现低消耗电流。
此外，在使图13到图17的各个实施例电路象图29到图33的那样地进行变形的情况下，本发明也是有效的。在图29到图33的各个变形例电路中，示出了把图13到图17的各个实施例电路中的AND电路54、55置换成串联连接的2个反相器60的情况下的构成例。
在图29到图33的各个变形例电路中，也可以进行与图13到图17的各个实施例电路同样的动作，此外，还可以采用使AND电路变成为2个反相器的办法，来削减元件个数。
此外，在使忙状态输出专用焊盘的信号电平进行了反转的情况下，本发明当然也是有效的。
对于那些本专业的熟练的技术人员来说还存在着另外一些优点和变形。因此，本发明就其更为广阔的形态来说并不限于上述附图和说明。此外，就如所附权利要求及其等效要求所限定的那样，还可以有许多变形而不偏离总的发明的宗旨。
权利要求
1.一种半导体存储器件，在封装内设置有多个存储器芯片，在电源投入后电源电压的值到达规定值时成为忙状态，在上述多个存储器芯片的初始化动作结束之前的期间内维持忙状态，在上述多个存储器芯片的初始化动作全部结束之后忙状态被解除。
2.根据权利要求1所述的半导体存储器件，上述多个存储器芯片的I/O端子，被共通地连接到上述封装的内部。
3.根据权利要求1所述的半导体存储器件，具备忙信号专用端子，用来对于上述多个存储器芯片共通地进行配置，输出与具有与上述忙状态对应的忙状态的上述忙信号不同的忙信号。
4.根据权利要求1所述的半导体存储器件，上述多个存储器芯片分别具备对同一封装内的其它的存储器芯片的忙状态进行检测的检测电路。
5.根据权利要求4所述的半导体存储器件，上述检测电路，输出反映同一封装内其它存储器芯片的忙状态的上述忙信号。
6.根据权利要求5所述的半导体存储器件，上述检测电路，输入与对应的存储器芯片的上述忙状态对应的信号和与其它存储器芯片的忙状态对应的信号，选定两信号的逻辑以输出上述忙信号。
7.根据权利要求6所述的半导体存储器件，上述检测电路是NOR电路。
8.根据权利要求6所述的半导体存储器件，上述检测电路是AND电路。
9.根据权利要求5所述的半导体存储器件，上述检测电路，由以下部分构成根据与对应的存储器芯片的上述忙状态对应的信号进行导通控制的开关，其一端供给反映其它存储器芯片的忙状态的信号，另一端则连接到规定电位的节点上，输入上述开关的一端的信号的逻辑电路。
10.一种半导体存储器件，具备以下部分设置在封装内的多个存储器芯片；分别设置在上述多个存储器芯片内的多个忙控制电路，在电源投入后在电源电压的值达到了规定值时变成为忙状态，在上述各存储器芯片的初始化动作结束 前的期间内维持忙状态，在上述多个存储器芯片的初始化动作全部结束后就解除忙状态；连接到上述多个忙控制电路上，向封装的外部输出根据输入指令从各个忙控制电路输出的忙信号的多个I/O端子。
11.根据权利要求10所述的半导体存储器件，上述多个I/O端子在上述封装内部共通地进行连接。
12.根据权利要求10所述的半导体存储器件，还具备忙信号专用端子，用来对于上述多个存储器芯片共通地进行配置，输出与具有与上述忙状态对应的忙状态的上述忙信号不同的忙信号。
13.根据权利要求10所述的半导体存储器件，上述多个忙控制电路分别具备对其它存储器芯片的忙状态进行检测后输出上述忙信号的检测电路。
14.根据权利要求13所述的半导体存储器件，上述检测电路，输入反映其它存储器芯片的忙状态的信号，根据上述所反映的信号输出上述忙信号。
15.根据权利要求14所述的半导体存储器件，上述检测电路，用来输入与对应的存储器芯片的上述忙状态对应的信号和反映其它存储器芯片的忙状态的信号，根据两信号输出上述忙信号。
16.根据权利要求15所述的半导体存储器件，上述检测电路是NOR电路。
17.根据权利要求15所述的半导体存储器件，上述检测电路是AND电路。
18.根据权利要求14所述的半导体存储器件，上述检测电路，由以下部分构成根据与对应的存储器芯片的上述忙状态对应的信号进行导通控制的开关，其一端供给反映其它存储器芯片的忙状态的信号，另一端则连接到规定电位的节点上，输入上述开关的一端的信号的逻辑电路。
19.一种半导体存储器件，具有输出设置在封装内的存储器芯片的忙状态的忙状态输出专用焊盘，在上述存储器芯片处于忙状态的情况下上述焊盘被设定为第1电压，在上述存储器芯片处于就绪状态的情况下上述焊盘被设定为第2电压，将上述焊盘设定为第2电压的元件被设置在上述存储器芯片内。
20.根据权利要求19所述的半导体存储器件，在上述封装内设置有多个上述存储器芯片。
21.根据权利要求20所述的半导体存储器件，把上述焊盘设定为第2电压的元件，只有在从电源投入时的芯片初始化动作开始时，到在设置在封装内的上述多个存储器芯片中初始化动作结束为止的期间内，才把上述焊盘设定为第2电压。
22.根据权利要求19所述的半导体存储器件，把上述焊盘设定为第2电压的元件，与上述存储器芯片为忙状态、就绪状态无关地把上述焊盘设定为第2电压，在上述存储器芯片为忙状态时，采用使把上述焊盘设定为第1电压的能力变得比把上述焊盘设定为第2电压的能力还高的办法，把上述焊盘设定为第1电压。
23.根据权利要求19所述的半导体存储器件，把上述焊盘设定为第2电压的元件，根据用来对上述多个存储器芯片进行选择的芯片地址，把上述焊盘设定为第2电压。
24.根据权利要求23所述的半导体存储器件，上述芯片地址借助于键合对芯片地址设定用焊盘供给规定电位的办法进行设定。
25.根据权利要求23所述的半导体存储器件，上述芯片地址采用对设置在芯片内的芯片地址设定用熔断丝进行选择熔断的办法来设定。
全文摘要
一种半导体存储器件，其特征在于具备多个存储器芯片MC1、MC2；与这些存储器芯片对应地设置，分别输出在电源投入后电源电压的值到达规定值时就变成为忙状态，在上述多个存储器芯片的初始化动作结束之前的期间内维持忙状态，在上述多个存储器芯片的初始化动作全部结束之后，就解除忙状态的I/O端子13。
文档编号G11C7/10GK1426068SQ02124600
公开日2003年6月25日 申请日期2002年6月28日 优先权日2001年6月29日
发明者中村宽, 今宫贤一, 竹内健 申请人:株式会社东芝