专利名称：半导体存储器的制作方法
技术领域：
本发明涉及一种以DRAM(Dynamic Random Access Memory)为基础而制成的准SRAM(Static Random Access Memory)等异步型半导体存储器，特别是具有页面模式的半导体存储器。
背景技术：
此前，以DRAM为基础，以类似SRAM的方式，能够进行操作的所谓准SRAM为大家所了解。虽然在工作方式上，该准SRAM和以往的SRAM具有同样的异步模式，但是由于它以DRAM作为基础，动态刷新等DRAM所特有的动作都是在存储器内部自动进行。
下面，对此前的采用DRAM作为基础而制成的异步型半导体存储器的例子进行说明。
图13中表示此例半导体存储器的结构。同一图中，地址信号ADD是来自外部的信号，其中包括后述的用来指定存储阵列的行的行地址、和指定列的列地址。
地址输入系统1将地址ADD锁存，并将其作为内部地址信号LADD输出。地址转移检测电路(ATD)2检测内部地址LADD的变化，并输出单脉冲信号OSP。地址多路转换电路(MUX)3将内部地址LADD或后述的刷新地址RADD，二者择一，作为地址MADD并输出。
行解码器60将地址MADD解码并选择存储阵列70的行；存储阵列70与普通的DRAM一样，将存储单元设置成行列状。读出放大器71在读出动作时将位(BIT)线上的数据信号放大。列解码器72对存储阵列70的列进行选择。另外，设有伴随读出放大器71的位线预充电电路(图中未表示)。
刷新计时器电路8G对刷新的时间间隔进行计时。刷新控制电路8H对一系列的刷新动作进行控制，它产生用于控制与来自外部的存取信号相伴随的刷新动作的时序的刷新控制信号REFA；和用于控制自刷新动作的时序的刷新控制信号REFB。
刷新地址发生电路8J产生刷新动作所使用的地址(下称刷新地址)RADD。内部脉冲发生电路10产生行允许信号RE、读出放大允许信号SE、预充电允许信号PE、以及列允许信号CE。
另外，除上述电路以外，还设有用于控制读出动作、写入动作的控制电路系统；用于产生存储阵列的基准电位的控制电路系统；以及用于对存储阵列进行读出写入的电路系统。
接下来，参照图14所示的时序图，对图13所示的现有技术的半导体存储器的读出写入动作和刷新动作依次进行说明。
A.读出写入动作以按地址存取的读出动作为例进行说明。在这种情况下，片选信号/CS以及输出允许信号/OE被设定为L态(低电平)，写入允许信号/WE被设定为H态(高电平)，地址信号ADD按规定由外部输入。
地址ADD通过地址输入系统1作为内部地址LADD被拾取。此内部地址LADD，在刷新时间之外，通过多路转换电路，作为地址MADD，被提供给行解码器60，在行允许信号RE下，按规定的时序，由行解码器60，选择存储阵列70内的一条字(WORD)线。字线被选择后，从接与此字线的1行的存储单元，将数据读出到各位线上。接着，此数据在读出放大器允许信号SE下、按规定的时序、被读出放大器71放大。
另一方面，根据包含在地址ADD中的列地址(图示省略)、在列允许信号CE下、按规定的时序、由列解码器72选择存储阵列70内的位线，被读出到此位线上的数据经过图中未示出的数据输出系统的电路被送到外部。另外，在从存储单元读出数据之前，根据预充电允许信号PE进行位线等的预充电。
在上述的一系列的读出动作的过程中，一旦内部地址LADD发生变化，地址转移检测电路(ATD)2就会检测出此内部地址LADD的变化并输出单脉冲信号OSP。由此单脉冲信号OSP触发，内部脉冲发生电路10会按适当的时序，将上述行允许信号RE、读出放大允许信号SE、预充电允许信号PE、以及列允许信号CE输出。
B.刷新动作(读出模式时)下面参照图14(a)所示的时序图对读出模式下的刷新动作进行说明。
现有技术的半导体存储器，在读出模式下，按其规定，在同一周期内，刷新动作和读出动作依次进行。
也就是说，地址输入系统1将来自外部的作为地址ADD的地址A0锁存并将内部地址LADD输出，于是，地址转移检测电路2检测出此内部地址LADD的变化并输出单脉冲信号OSP。
刷新控制电路8H接到单脉冲信号OSP后启动刷新动作。刷新动作启动后，刷新地址发生电路8J便产生作为刷新地址RADD的刷新行地址R0并将其输出。地址多路转换电路3在刷新控制电路8H的控制下，将刷新地址RADD(即刷新行地址R0)作为地址MADD向行解码器60输出。
另一方面，内部脉冲发生电路10从刷新控制电路8H输入刷新控制信号REFB，输出行允许信号RE、读出放大允许信号SE。行解码器60输入地址MADD和行允许信号RE，在行允许信号RE规定的给定期间，由刷新行地址R0选择特定的字线。接在被选定的字线上的存储器单元的数据被读出放大器放大之后回写。这样，由刷新行地址R0指定的1行的存储器单元的数据就被刷新。
接着，对于由刷新行地址R0指定的行的刷新动作完成后，在同一周期内进行读出动作。具体地讲，地址多路转换电路3将地址输入系统1输出的内部地址LADD作为地址MADD输出到行解码器60。行解码器60选择作为MADD输入的行地址X0所指定的字线。此后，读出放大器71将存储阵列70内的位线上出现的信号放大，此数据就可被读出到外部。
C.刷新动作(待机模式时)下面参照图14(b)所示的时序图对待机模式下的刷新动作进行说明。
在待机模式下，刷新控制电路8H对从来自外部的最后存取请求到达开始所经过的时间进行计时，在此时间超过所定的刷新时间的情况下，输出刷新控制信号REFB，启动自刷新动作。
具体地讲，在进入待机模式后，刷新计时器电路8G就对应该进行自刷新动作的时间间隔计时。在刷新计时器电路8G计时定出的时刻，刷新控制电路8H使刷新地址发生电路8J产生作为刷新地址RADD的刷新行地址R0。地址多路转换电路3输入作为刷新地址RADD的刷新行地址R0，并将其作为地址MADD输出到行解码器60。
另一方面，刷新控制电路8H输出刷新控制信号REFB，在适当的时刻，向内部脉冲发生电路10发送行允许信号RE。行解码器60输入来自地址多路转换电路3的作为刷新地址MADD的刷新行地址R0，同时，按行允许信号RE规定的时序在给定的期间由刷新行地址R0选择特定的字线。此后，与上述读出模式相同，接在被选定的字线上的存储器单元的数据被读出放大器放大之后回写。此后，在待机模式下，依照刷新计时器电路8G给出的时序，对刷新地址发生电路8J依次给出的刷新地址所指定的行进行刷新。
此处，本来SRAM对从外部提供的地址的时滞(SKEW)没有什么限制，没有制定与时滞相关的标准。但是，对于以DRAM为基础而构成的准SRAM，由于其内部电路上的时序的制约，如果认为时滞没有限制，则正常的动作就不能保障。因此，一般对于准SRAM，对从外部提供的地址的时滞的上限在标准上作了规定，对于时滞加了一定的限制。这样，用户就必定会顾虑到地址的时滞超出标准上的规定值。
另外，如果有这种有关地址时滞的标准上的限制的话，用户在设计时序时不得不预先考虑时滞，这样就出现了妨碍实现高速化的问题。例如，DRAM的页面模式中，可以采用仅有列地址切换的方式，但是不得不考虑在地址时序设计中遇到的时滞问题，这样就很难设短地址周期，页面模式高速读出的特点不能有效地发挥。
本发明的目的是提供一种可以避免上述制约、称为准SRAM结构、能够缓解有关地址时滞的限制、能够改善读出速度的异步型半导体存储器。
发明内容
以解决上述问题为目的，本发明具有以下的特点。
即，本发明提供一种半导体存储器，其特征在于以外部输入的地址信号的变化作为触发，将各个位线初始化，并将接于该位线的存储器单元的数据读出，在读出模式时，从含于所述地址的行地址所指定的存储器单元群读出数据，并将其锁存；在含于所述地址的列地址发生变化时，将所述被锁存的数据按所述列地址异步地依次送出。
其特征还包括在所述的半导体存储器中，外部提供的所述地址在读出动作中发生变化时，在该读出动作之后，重新从外部拾取地址并再次进行读出动作。
其特征还包括在所述的半导体存储器中，将重新拾取地址，与此前拾取的地址进行比较，在这些地址相同的情况下，使对于所述重新拾取的地址的读出动作失效。
其特征还包括在所述的半导体存储器中包括将从所述存储器单元读出的若干数据进行锁存的数据锁存电路；和对被锁存在所述锁存电路中的所述若干数据之一进行选择的多路转换电路；以及根据所述其余的地址对所述多路转换电路的选择状态进行异步切换的控制电路。
其特征还包括在所述的半导体存储器中，根据所述列地址，将从所述存储单元读出的若干数据采用时分方式拾取到所述锁存电路中。
其特征还包括在所述的半导体存储器中，在写入模式下，在仅有所述列地址发生变化的情况下，在该所述列地址，在规定的若干周期，分别拾取来自外部的若干数据，同时，在所述若干周期中的最后周期，将所述若干数据写入存储单元。
其特征还包括在所述的半导体存储器中，在写入模式下，在仅有所述列地址发生变化的情况下，在该所述列地址，在规定的若干周期，分别拾取来自外部的若干数据，同时，根据延迟写，将所述若干数据写入存储单元。
图1是表示本发明的实施方式1的半导体存储器构成的框图。
图2是表示本发明的实施方式1的半导体存储器详细构成的框图。
图3是用于说明本发明的实施方式1的半导体存储器的动作(图2所示电路的动作)的时序图。
图4是用于说明本发明的实施方式1的半导体存储器的动作(标准动作)的时序图。
图5是用于说明本发明的实施方式1的半导体存储器的动作(普通模式下时滞较长的情况下的动作)的时序图。
图6是用于说明本发明的实施方式1的半导体存储器的动作(地址中包含噪音的情况下的动作)的时序图。
图7是用于说明本发明的实施方式1的半导体存储器的动作(页面模式下时滞较长的情况下的动作)的时序图。
图8是用于说明本发明的实施方式1的半导体存储器的动作(页面模式下时滞较短的情况下的动作)的时序图。
图9是表示本发明的实施方式2的半导体存储器构成的框图。
图10是用于说明本发明的实施方式2的半导体存储器的动作的时序图。
图11是用于说明本发明的实施方式2的半导体存储器的动作的时序图。
图12是用于说明本发明的实施方式2的半导体存储器的动作的时序图。
图13是表示现有技术的半导体存储器构成的框图。
图14是表示现有技术的半导体存储器的动作的时序图。
发明实施例以下，参照附图，说明本发明的实施方式。
实施方式1对本发明的实施方式1进行说明。
实施方式1的半导体存储器是这样一种结构的准SRAM它以来自外部的地址变化作为触发，将位线初始化，从接于该位线的存储单元读出数据，它使用与DRAM相同的存储单元，又采用与通常的SRAM相同的方式进行动作。而且，它有以下动作模式在仅有列地址变化的情况下，根据此列地址异步地进行数据读出。从这种动作模式仅切换列地址进行读出这一点来看，与DRAM的页面模式相类似，因此，以下将这种动作模式称为页面模式。与此相对应，将与以往相同的、对于任意地址同步读出的动作模式称为普通模式。
另外，实施方式1的半导体存储器，与上述的以往技术相同，检测出从外部输入的地址及片选信号的变化，在内部产生脉冲信号，将此脉冲信号作为触发信号在同一周期内依次进行刷新动作以及读写动作。另外，在待机模式下，根据计时器给定的时间进行自我刷新。
图1简要地表示实施方式1的半导体存储器的整体结构。
在此图中，地址ADDU是来自外部、传给此半导体存储器的高位地址，包含行地址和列地址的一部分。地址ADDL是来自外部、传给此半导体存储器的低位地址，包含上述地址器ADDU未包含的剩余的列地址A0，A1。除了此地址信号，来自外部的信号还有片选信号/CS(图中无)、写入允许信号/WE、输出允许信号/OE(图中无)等等控制信号。
另外，片选信号/CS是用于控制半导体存储器动作状态的最高位的控制信号，当它为H态的时候，半导体存储器为待机模式；当它为L态的时候，半导体存储器为工作模式(读出模式或写入模式)。写入允许信号/WE是用于在读出允许信号和写入允许信号之间进行切换的控制信号。输出允许信号/OE是用于控制向外部输出数据的缓冲电路的输出状态(阻抗状态)的控制信号。
另外，在此图中，地址转移检测电路(ADTAddress TransitionDetector)101检测高位地址ADDU的变化、输出单脉冲信号OSP。对高位地址ADDU变化的检测是对于该高位地址ADDU各位进行的，哪个位有变化的话，就输出单脉冲信号OSP。
还有，图中未特别表示，地址转移检测电路101包括用于启动刷新的单脉冲信号的发送路径；和用于启动读出的单脉冲信号的发送路径，对这两种路径，地址转移检测电路101对于地址变化具有不同的应答特性。具体地说，设计成这样由于利用了带有延迟电路等的滤波器，用于刷新的单脉冲信号的发送路径对于地址变化的灵敏度高，相反，对于用于读出的单脉冲信号的发送路径，这种灵敏度低。由此，如后所述，不损失读出速度(存取时间)，就可有效防止地址中所包含的噪音所造成的误动作。
控制电路102对写入允许信号/WE及单脉冲信号OSP进行应答，并控制内部各种信号的时序。该控制电路102输出以下信号RE0、CE0，它们给出时序用于分别激活以下所述的行地址信号RE、列地址信号CE以及读出放大器允许信号SE；和锁存允许信号LE，它给出时序用于锁存由存储单元读出的数据。
门电路103具有预解码器的功能，它将含在高位地址ADDU中的行地址进行预解码，将行地址信号RE以给定的时序输出。该门电路103还具有以下功能对含在地址ADDU中的行地址进行替换，将刷新用的行地址按适当时序进行选择并输出。
门电路104也具有预解码器的功能，它将含在高位地址ADDU的列地址(除了A0，A1)进行预解码，将列地址信号CE以及读出放大器允许信号SE按给定的时序输出。在刷新模式下，门电路104将列地址信号CE固定在非激活状态，将所有位线置于非选择状态。但是，在存储阵列106分为多个区的情况下，门电路104，处于刷新模式，仅将用于对这些区进行选择的、刷新用的列地址信号激活并输出。
行解码器105将由上述门电路103输出的行地址信号RE输入，对存储系列内的字线进行逐一驱动。存储阵列106与普通的DRAM相同，将包含用于数据存储的电容器的存储单元(1电容器.1三极管)设置成行列状，在行方向和列方向的各处配置字线及位线(或位线对)。
列解码器/读出放大器107包括将由存储阵列106读出到位线上的数据信号进行放大的放大器；和选择读出对象所使用的位线的列解码器。列解码器，根据上述门电路104输出的列地址信号CE选择位线；放大器，在读出模式下，由放大器允许信号SE控制，对数据进行放大；在刷新模式下，对存储单元所存储的数据进行恢复。
内部地址产生电路108，将来自外部的地址ADD中所包含的低位地址，即列地址A0、A1进行解码，产生内部地址IA。时钟发生电路109，在仅有列地址A0变化的情况下产生时钟脉冲。上述内部地址产生电路108还有以下的功能如果将来自时钟发生电路109的时钟脉冲输入，就将内部地址IA依次增加。
数据锁存电路110，按锁存允许信号，将根据列解码器/读出放大器107选择的数据进行锁存。此例中，与数据端子I/O1-I/On相对应，设有n个数据锁存电路，各数据锁存电路将来自列解码器的4位数据(多位数据)进行锁存。多路转换电路(MUX)111，将锁存于数据锁存电路的4位数据之一，按内部地址IA依次选择，分时输出。输出缓冲器112，将由多路转换电路111输出的数据送到外部。
另外，图中没有特别表示，该半导体存储器设有地址输入电路，它将来自外部的地址ADD锁存拾取到其内部，将拾取到该地址输入电路的地址送给地址转移检测电路101，以及门电路103、104。还有，与前述采用以往技术的半导体存储器相同，它包括在与读写动作同一周期内进行刷新的电路系统、对位线进行预充电的电路系统等等作为准SRAM进行动作所必需的部分。
图2所表示的电路系统结构，其作用是克服作为实施方式1的特征点的、与时滞有关的局限性。该电路系统在时滞期间地址被锁存的情况下，再次对地址进行重新锁存。
另外，在此图中，用相同的符号来表示与图1中相同的单元。
在此图中，地址锁存电路201按锁存信号LC来拾取来自外部的地址ADD并将其锁存，再将其作为内部地址LADD输出。地址转移检测电路101包括检测地址的各个位的变化的检测部分101A；和接受检测部分101A的输出后产生单脉冲信号OSP的脉冲产生部分101B。此处，检测部分101A对地址ADD的各位分别设置，这些检测部分的输出被输入到脉冲产生部分101B。如果地址ADD中任何一位发生变化，脉冲产生部分101B就输出单脉冲信号OSP。
门电路103由多路转换电路(MUX)103A和解码电路103B构成。此处，多路转换电路103A，对地址ADD的各位分别设置，对内部地址LADD或者刷新地址RADD进行选择并输出。解码电路103B将根据多路转换电路103A选择的地址LADD预解码，并输出行地址信号RE。
刷新控制电路202，其内部包含对刷新的时间间隔进行计时的刷新计时器，按上述的地址转移检测电路101给出的单脉冲信号等，进行与自刷新动作有关的一系列控制。例如，刷新控制电路202，在来自外部的最后存取要求所用时间超过了给定的刷新时间的情况下，就启动自刷新动作，产生刷新地址并输出。刷新计时器被单脉冲信号OSP的输出次数复位，并重新开始计时。
另外，刷新控制电路202，为控制刷新动作的时序，产生刷新控制信号。此处，在工作模式下有以下两种刷新控制方法。该实施例采用第2种刷新控制方法。
第1种刷新控制方法刷新控制电路202产生刷新控制信号REFA(图中未表示)，根据该刷新控制信号REFA，设定刷新允许状态，以此后的地址变化作为触发，启动刷新。
第2种刷新控制方法刷新控制电路202产生刷新控制信号REFB，根据该刷新控制信号REFB，以内部的刷新计时器作为触发，启动刷新。
另外，刷新动作与读写动作最接近的临界状态是，根据第2种刷新控制方法，刷新开始后地址有变化的情况，在这种情况下，刷新动作之后，接着进行读写动作，因此，第2种刷新控制方法同采用第1种刷新控制方法的情况实质是一样的。所以，对于该实施例，上述刷新控制方法没有什么不同，本发明可以采用任意一种刷新控制方法。
刷新地址选择控制电路203用来控制上述门电路103接到上述刷新控制信号REFB后，对刷新地址RADD进行选择，并维持这种选择状态直到单脉冲信号OSP产生。该刷新地址选择控制电路203包括反相器203A，p型MOS三极管203B，n型MOS三极管203C，反相器203D，203E，p型MOS三极管203G，n型MOS三极管203H，203J，反相器203K，203L，单脉冲产生电路(OS)203M。
此处，由反相器203A，p型MOS三极管203B，n型MOS三极管203C，反相器203D，203E构成用于锁存单脉冲信号OSP的锁存电路。该锁存电路根据信号LC 1进行复位。p型MOS三极管203G，n型MOS三极管203H，203J，反相器203K，203L，构成用于锁存刷新控制信号REFB的锁存电路。该锁存电路根据上述用于锁存单脉冲信号OSP的锁存电路的输出进行复位。
如果由此刷新地址选择控制电路203将来自刷新控制电路202的刷新控制信号REFB输出的话，此信号由反相器203K，203L构成的触发器锁存，收到处于变化状态的反相器203K在此时的输出，单脉冲发生电路203M产生作为信号RER的具有给定脉冲幅度的单脉冲。另外，单脉冲信号OSP产生的话，由反相器203D，203E构成的触发器就被置位，收到此信号，由反相器203K，203L构成的触发器就被复位。再有，信号LC1产生的话，由反相器203D，203E构成的触发器就被复位。
还有，时序调整电路204用于调整单脉冲信号OSP的时序，它由延迟电路(DLY)204A，多路转换电路(MUX)204B，反相器204C构成。此处，多路转换电路(MUX)204B的一个输入部分接收由延迟电路延迟了的单脉冲信号OSP，另一个输入部分则接收原来的单脉冲信号OSP。反相器204C用于获取信号LC3的反转信号，而信号LC3用于控制多路转换电路(MUX)204B的选择状态。将由多路转换电路204B所选择的信号(单脉冲信号OSP或者它的延迟信号)作为信号LCOS输出。
复位脉冲发生电路205由反相器205A、与非门电路205C、以及单脉冲发生电路(OS)205D构成。此处，由反相器205A以及与非门电路205C构成的电路，检测从后述的信号发生电路输出的信号LC的下降沿，产生H态的脉冲信号LC2。信号LC2被送给单脉冲发生电路205D，并将此单脉冲发生电路205D复位。复位脉冲发生电路207的构成与复位脉冲发生电路205相同。
锁存信号发生电路206由反相器206A、p型MOS三极管206B、n型MOS三极管206C、反相器206D、206E、206F、以及单脉冲发生电路206G、反相器列206H构成。此处，由反相器206A、p型MOS三极管206B、n型MOS三极管206C、反相器206D、206E、206F，构成所谓的RS型触发器。该触发器的输出送给单脉冲发生电路206G，单脉冲发生电路206G的输出送给反相器列206H。
此锁存信号发生电路206收到上述信号LCOS后，产生锁存信号LC，并将它送给地址锁存电路201。信号LC由反相器列206H调整时序，作为锁存允许信号REN及信号LE输出。此时，信号LCOS由反相器206D，206E构成的触发器进行锁存，使锁存信号LC维持在工作状态。接着，由来自复位脉冲发生电路205的信号将触发器复位，使锁存信号LC进入非工作状态。
接着，参照图3，对图2所示的电路系统的全部动作进行说明。此处，在图3中，信号RESTP是图2所示的信号/RESTP的反转信号。
如以下的说明所示，根据该电路的构成，地址的时滞期间变长，尽管由此造成的误地址被锁存，但可以将修正后的地址重新锁存，防止误动作。
在图3中，地址ADD在时刻t1发生变化，但在比锁存信号LC发生时刻t2还要晚的时刻t3才确定。此处，从时刻t1到时刻t3的期间就是时滞期间tSKEW。
首先，如果在时刻t1，地址ADD发生最初变化，地址转移检测电路101检测此地址变化，并产生单脉冲信号OSP。收到此单脉冲信号OSP后，在刷新地址选择控制电路203产生刷新禁止信号RESTP，并将信号RER固定在非工作状态。随之，虽然在刷新禁止信号RESTP被激活之后刷新控制信号REFB被激活，但门电路103不选择刷新地址RADD，禁止了再次自刷新。
还有，单脉冲信号OSP由时序调整电路204的延迟电路204A进行延迟，并通过多路转换电路204C作为单脉冲信号LCOS输出。该单脉冲信号LCOS被锁存在锁存信号发生电路206内的触发器(反相器206D，206E)中，收到单脉冲信号LCOS的上升沿后，锁存信号LC从锁存信号发生电路206输出。
像这样，在地址ADD最初发生变化的情况下，选择由延迟电路204A延迟的单脉冲信号OSP作为单脉冲信号LCOS，从地址变化的时刻t1经过给定时间，将锁存信号LC输出。此处，锁存信号LC的发生时序被推迟的理由是如图3所示，在地址ADD发生变化、读出进行的期间，会出现启动自刷新的刷新控制信号REFB产生、进行刷新的情况，因此要避免与刷新发生冲突。
将来自锁存信号发生电路206的锁存信号LC，送给地址锁存电路201，在时刻t2将地址ADD锁存。
对于此例，在时刻t2，地址ADD处于时滞期间，属于不确定状态，因此，与前述的现有技术的半导体存储器相同，将作为内部地址LADD的地址Ax锁存在地址锁存电路201中。此后，在时刻t3，时滞期间tSKEW终了，地址ADD确定。
接着，由时刻t2经过给定的时间，到达时刻t4时，锁存信号LC变为L态。据此，地址锁存电路201的锁存状态被解除，由地址锁存电路201将地址ADD作为内部地址LADD按原样输出。此刻，因为外部地址ADD处于确定为地址An的状态，因此，内部地址LADD将此前的地址Ax变为地址An。受此内部地址LADD变化的影响，由地址转换检测器101产生单脉冲信号OSP。
另一方面，收到锁存信号LC的下降沿后，在复位脉冲发生电路205中产生信号LC2，由单稳态发生电路(OS)205D产生信号LC3。计时器调整电路204中的多路转换电路204B收到信号LC3后，选择经(BY PASS)延迟电路204A的单脉冲信号OSP，并将其作为单脉冲信号LCOS输出。接着，锁存信号发生电路206收到单脉冲信号LCOS后，输出锁存信号LC。
此处，单脉冲信号OSP，经延迟电路204A，由多路转换电路204B将其作为单脉冲信号LCOS直接输出。接着，由于内部地址LADD确定为地址An，锁存信号LC能够迅速输出，地址ADD被正确地重新锁存。另外，锁存信号LC由反相器列206H延迟，作为信号REN向门电路103输出。收到信号REN后，多路转换电路103A选择地址An并供给行解码器。
之后，在内部地址确定后的时刻t5，尽管锁存信号LC变为L态，内部地址LADD也不变化，因此，单脉冲信号OSP以及单脉冲信号LCOS不产生。而且，从时刻t1经过给定时间后，由复位脉冲发生电路207产生信号LC1，收到它之后，刷新禁止信号RESTP被复位为L态，回到可以刷新的初期状态。
如上所述，如果采用图2所示的电路系统，即使在时滞期间对地址Ax进行了误锁存，由于地址锁存电路201的锁存状态解除时的地址An，与此前锁存着的地址Ax不同，这样就可以使锁存信号LC迅速产生，正确地写入读出地址。
下面，对于与实施方式1相关的图1的半导体存储器的动作中，以页面模式下的动作为主进行说明。参照图4-图8，此动作涉及列地址的高速交替读出。
标准动作图4a是为了说明A0，A1切换读出时的标准动作的时序图。此例中，从时刻t41开始到时刻t42是时滞期间，在地址锁存之前，确定全部地址。
同图中，在时刻t41，高位地址ADDU以及低位地址ADDL进行切换。对于高位地址ADDU，经过地址时滞期间，于时刻t42，确定为地址A40；而对于低位地址ADDL的电路系统，由于低位地址ADDL是异步动作，不与时滞同时发生，在时刻t41，直接确定为地址A401。
接着，以最后全部地址确定的时刻t42作为起点，在普通模式下对起始地址进行读出动作，此刻，将由地址A40，A401指定的4位数据D1-D4从存储阵列106并列读出到各个数据端子，并锁存在锁存电路110中，这期间，多路转换电路111仅选择数据D1，并将其送到外部。
之后，在页面模式下进行动作。即，将低位地址ADDL(列地址A0，A1)异步地依次切换为地址A402,403,404。像这样只有列变化的情况，多路转换电路111根据列地址选择锁存在锁存电路110中的数据中与起始地址的后续地址相对应的数据D2、D3、D4，并将它们异步地依次送到外部。
像这样，由于仅将低位地址ADDL异步地切换读出，时滞可以抑制得很小，因此可以在短周期内高速读出数据D2-D4。
接下来，图4b是为了说明仅将列地址A0切换读出时的动作的时序图。在此例中，从时刻t41开始到时刻t42是时滞期间，在地址锁存之前，确定全部地址。与上述图4a相同，在时刻t41，高位地址ADDU以及低位地址ADDL进行切换。对于高位地址ADDU，经过地址时滞期间，在时刻t42，确定为地址A40；另外，此例中，在时刻t41列地址A0，A1同时变为H态，低位地址ADDL确定。
如果在时滞期间终了的时刻t42，全部数据都确定，那么内部地址IA就确定了，数据D1由多路转换电路111选择，并将其异步地送到外部。之后，在页面模式下进行动作。即，由于仅将列地址A0变为L态，结果，图1所示的时钟发生电路109就产生时钟信号，内部地址产生电路108就将输出的内部地址IA增加。输入此内部地址的多路转换电路111将锁存在锁存电路110中数据D2进行选择并送到外部。之后，随列地址A0的状态的变化，数据D3，D4被依次送到外部。
另外，时钟发生电路109在普通模式(仅对列地址A0进行切换读出的页面模式以外的动作模式)或者在页面模式下确定起始地址的时候不进行动作；在普通模式下由锁存允许信号对读出动作的次数进行复位。
根据此例，除去读出最初的数据D1时候的起始地址，只有列地址A0切换，所以，实际上时滞不存在。因此，与上述图4a的例子比较，读出的周期能够大幅度减小。
另外，对于此例，数据锁存电路110用于锁存4位的数据，即使数据锁存电路110锁存的位数再增加，也只允许列地址A0变化，因此，锁存在数据锁存电路110的全部数据能够被依次送出。
B.在普通模式下起始地址的时滞比较长时，如动作图5所示的那样，地址ADD在时刻t51发生变化，在时刻t53被确定，此间的时滞期间tSKEW比较长，在进行地址锁存的时刻t52，地址ADD没有确定，对于这种情况下的动作进行说明。这种情况下，前述图2所示的电路系统的功能有效，如下面所说明的那样，如果来自外部的地址ADD在动作中变化，该读出动作后就重新从外部拾取地址，重新进行读出动作。
首先，在时刻t51，如果地址ADD发生变化，与读出动作相伴的刷新就启动。此后，在时滞期间的时刻t52将地址ADD锁存，对于此地址进行读出。但是，在时刻t52，地址ADD没有进入确定状态，因此，此时的未确定地址A′被锁存，对该地址A′进行假读出，输出数据D′。
接着，在假读出的时刻t53，如果地址ADD确定为地址A的话，根据前述图2所示时序图，图2所示的电路系统就进行动作，在假读出终了的时刻t54，地址A就被重新锁存。而且，对该地址A进行读出，输出数据D。即，要判断第1次读出(假读出)中的地址ADD是否有变化；还有，地址是否确定，因而，在时刻t54是否有重新读出的必要。
此处，标准的存取时间tAA规定为从时刻t53开始到输出数据D为止的时间，该存取时间包括了刷新和读出。因为刷新基本上和读出相同，存取时间tAA包含了两倍的读出时间。参照图5，虽然进行了假读出和此后的读出，共2次读出，在时刻t53以前的时刻t52进行第1次读出，即开始进行假读出，因此，从时刻t53到输出数据D为止的时间必定满足标准的存取时间tAA。
像这样，即使地址ADD的时滞期间tSKEW变长，在进行假读出的时候锁存的地址A′与假读出后的地址A不同的情况下，对地址A进行重新锁存，最终能够对正确的地址进行读出。因此，在对上述图4所示的动作进行说明时，为方便，将从时刻t41到时刻t42的时滞期间tSKEW作了限制，但是，与普通的SRAM相同，没有必要对高位地址ADDU的时滞作限制。
还有，此例中是在假读出中确定地址ADD，假设在时滞期间tSKEW，假读出的一系列动作完成的情况下，在假读出前后锁存的地址还不相同，就对地址进行重新锁存，这样反复进行锁存，直到锁存正确的地址。
C确定的地址中包含杂波的情况下的动作如图6所示，地址ADD从时刻t61发生变化，到时刻t62确定，此后，在地址ADD中产生杂波，对这种情况下的动作加以说明。前述图2表示的电路系统也能够有效地完成这种情况下的动作。
即，如果地址ADD在时刻t61发生变化，地址转换检测电路101将此变化立即检测，并进行刷新。刷新之后，地址ADD在时刻t63被锁存并拾取，进行读出动作。此处，时刻t63之后，到进行下一次地址锁存的时刻t64之间，在地址ADD中产生杂波的话，地址转换检测电路101，由于设定得对于杂波的灵敏度低，不输出用于读出的单脉冲信号OSP。因此，即使在地址中包含杂波的情况下，也不再次进行读出，时刻t64之后，新的周期开始，那个周期的动作也不会受到影响。
D.在页面模式下长地址时滞时的动作如图7所示，从页面模式开始的时刻t73到时刻t74的高位地址ADDU的时滞期间tSKEW比较长的情况，对这种情况下的动作进行说明。
首先，如果在时刻t71，高位地址ADDU以及低位地址ADDL发生变化，受此变化的影响，就进行与读出动作相伴随的刷新动作。
接着，此刷新动作终了后，在时刻t72将地址ADDU锁存，对此地址进行读出，并输出数据D1。此后，在时刻t73，低位地址ADDL按地址A2、A3、A4依次变化，进行页面模式下的读出。
此处，原来的高位地址ADDU，在时刻t71之后，直到在普通模式以及页面模式下的读出终了，必须保持为地址A，由于某些原因，在此期间高位地址ADDU没有确定，换言之，发生了过长时滞(LONGER SKEW)。在这种情况下，在时刻t73受到高位地址ADDU的变化的影响，与前述的图5的动作例子相同，刷新和假读出依次进行，与此同时，对低位地址ADDL所对应的数据D2进行读出。此后，将低位地址ADDL切换到地址A3，将与此对应的数据D3输出。
此处，在刷新终了的时刻t74，地址的高位地址ADDU被锁存，但在此时刻t74，高位地址ADDU处于不确定的状态，因此被锁存的高位地址会变化。因此，被误判为普通模式而进行假读出，在从数据锁存电路110输出数据D3的途中，将与在时刻t74被锁存的地址相对应的数据D3′锁存于数据锁存电路110并输出。此后，将低位地址ADDL切换到A4，将与此对应的数据D4′继数据D3′之后输出。即，在时刻t73之后，期望的数据与不期望的数据被一同输出然而，由普通模式下的动作看来，这种仅将与地址对应的数据输出的动作并不过分，而是正常的动作。此后，如果在时刻t74高位地址ADDU恢复为原来的地址A，在假读出终了的时刻t76原来高位地址ADDU就被重新锁存，低位地址ADDL切换到A4，就可以输出与此相对应的正确地址D4。因此，虽然在页面模式下存在长时滞的问题，中途输出错误数据，但是最终能够读出正确的数据。
像这样，对于页面模式的情况，虽然对高位地址ADDU存在长时滞的问题，但是如果高位地址不回到以前的状态，正确地进行再次读出，就可以在页面模式下，读出原本应该读出的数据，但是，对应时滞当中不确定的地址，也有中途输出错误数据的情况。一般而言，这样长的时滞期间，对页面周期而言是相当长的，作为使用页面模式的系统不合适，也不实际。
因此，如果在页面模式下存在长时滞，虽然中途会输出错误数据，但是事实上，这对输入此数据的系统还是合适的。
另外，在从普通模式变为页面模式的时刻t73，如果高位地址ADDU发生变化，此变化就导致刷新动作。这样做的理由是，地址变化后确定的地址作为普通模式指定的地址是合适的。在地址变化后回到以前的地址的情况下，可以考虑这两种情况进入页面模式的情况；和进入仅在与页面模式相同的低位地址发生变化的普通模式的情况。在进入页面模式的情况下，长时滞发生的可能性很小；但是，在进入普通模式的情况下，这种可能性就变大。因此，为了保证不管进入哪种模式都能正常动作，地址信号变化后就必须进行刷新，根据这一点，以通常的时序进行刷新，或者，在页面模式下继续进行读出动作，都是可以的。
E.在页面模式下短地址时滞时的动作如图8所示，页面模式从时刻t83到时刻t85的高位地址ADDU的滞期间tSKEW短(短时滞)，对这种情况下的动作进行说明。
在这种情况下，短时滞由上述的地址转换检测器101检测，视用于读出的单脉冲信号OSP是否产生，其动作不同。
首先，在短时滞不能被地址转换检测器101检测到的情况下，仅刷新被启动，在此后的时刻t85对页面模式的动作进行判断，普通模式不进行。与此同时，从数据锁存电路110输出与低位地址ADDL对应数据D2，在时刻t85低位地址ADDL确定为地址A3，将其对应的数据D3输出。因此，在这种情况下可以采用没有问题的页面模式进行读出。
另外，在短时滞能被地址转换检测器101检测到的情况下，地址锁存在时刻t85之前持续进行，刷新之后启动普通模式。然而，在这种情况下，将重新从外部获取的地址，与此前锁存获取的地址进行比较，如果这些地址相同，就使重新从外部获取地址的读出无效；将数据锁存电路110的低位地址A2所对应的数据D2输出。因此，在这种情况下也采用没有问题的页面模式进行读出。
再有，没有专门用图表示，在时刻t85，高位地址ADDU确定为与地址A不同的其它地址时，在时刻t85此高位地址被锁存。而且，在普通模式下对此高位地址启动读出，新数据按低位地址ADDL从数据锁存电路110输出。因此在这种情况下，满足与普通模式相同的存取时间。
另外，在从普通模式向页面模式转换的时刻t83，如果高位地址ADDU有变化，此变化就导致刷新动作。此处的理由是，与上述图7所示的情况相同，这样来进行处理将地址变化之后确定的地址作为普通模式下的指定地址，这样处理比较有利。
以上对此实施方式1进行了说明。
按照实施方式1，将由存储阵列并列读出的若干数据锁存到数据锁存电路110中，由锁存电路对应列地址将其异步地输出，因此，在设定页面模式下的周期时可以不考虑时滞。于是，页面模式下的读出速度就可以得到改善。
还有，由于仅对最低位的列地址进行切换，并将锁存在锁存电路中的数据异步地由输出，因此，页面模式下的周期就可以更短。
还有，在按时滞启动的假读出的前后，高位地址不一样时，对地址进行重新锁存。因此，原则上没有必要对时滞进行限制，换言之，可以作为超时滞(skew free)的准SRAM进行动作。
再有，与启动刷新的情况相比较，启动读出的情况下的地址转移检测电路的灵敏度被降低，因此，不牺牲读出速度，就可以防止由地址中包含的噪音引起的误动作。
实施方式2以下，对本发明的实施方式2进行说明。
如图9所示，实施方式2的半导体存储器的结构特点是，将来自列解码器/读出放大器107的数据，分2次，每次2位，拾取到数据锁存电路110，其它结构特点与实施方式1相同。
参照图10，对实施方式2的动作进行说明。
经过从时刻t101到时刻t102的时滞期间tSKEW，高位地址ADDU以及低位地址ADDL确定，此时，作为低位地址的列地址A0的地址An和下一个列地址An+1这两个地址选择指定的位线，将这些位线上出现的2位的数据Dn、Dn+1并行读出。接着，将这些2位的数据锁存到数据锁存电路110A中，并对应于来自外部的指定列地址A0，依次异步地向外部送出。
与上述2位的数据Dn、Dn+1的读出同时进行，在适当的时序，作为地址A0的地址An+1，和下一个地址An+2这两个地址指定2位的数据，将这2位的数据并行读出，并同样地，锁存到数据锁存电路110A中，向外部送出。
此处，作为列地址A0的地址An-An+3是连续的地址，只要指定起始地址An其它的地址就可以在内部自动产生。而且，依照这些地址，按适当的时分时序，每次2位，进行读出。
按照实施方式2，可以将路径的规模缩小，该路径用于在列解码器/读出放大器107和数据锁存电路110A之间传送数据。此例中，对于一个数据输出端子最好配置2位的路径，因此，与上述的实施方式1比较，这种路径的条数可以减半。例如，数据输出端子数为16的情况，上述实施方式需要64条路径(4位×16)，而按照本实施方式2是它的一半，32条就够了。
另外，图中未特别表示，列地址A0由地址An向地址An+1切换、普通模式向页面模式变动的时候，如果地址A0发生变化，受此变化的影响，就进行刷新。此处的理由也是与图7及图8所示的情况相同，这样来进行处理将在地址变化之后确定的地址作为普通模式下的指定地址，这种情况比较有利。
实施方式3以下，对本发明的实施方式3进行说明。
实施方式3的半导体存储器，在写入模式下，按页面模式执行动作。
对它的结构不作详细说明，但它包含有数据锁存电路，它将由外部指定的若干数据，在作为低位地址的列地址，以规定的若干周期，分别拾取并锁存的；和写入控制系统，它用于在最后低位地址指定的周期(即上述若干周期中的最后的周期)，将此前送给数据锁存电路的全部数据作为一批写入存储单元。
接着，借助后述的图11，对实施方式3的动作进行说明。
经过从时刻t111到时刻t112的时滞期间tSKEW，确定期间T1的地址。在此期间T1，写入允许信号/WE在时刻t113被设置为L态；在时刻t115被设置为H态。在变为H态的边沿，拾取数据D1并将其写入存储单元。在之后的后续期间T1-T4，列地址A0进行切换，列地址依次增值。而且，与期间T1相同，在各期间，数据被写入存储单元。
此处，在页面模式(仅有低位变化的情况)下时，使其不进行刷新动作，在同一周期内的字线的选择次数对应1次写入动作的。据此，与在普通模式下进行2次字线的选择比较，周期时间变为大约一半，使得能够进行高速连续的页面模式下的写入。在此写入期间中，不进行刷新，但此后在普通模式下可以刷新，因此，页面模式即使长时间不连续使用也能锁存数据而不发生故障。
接下来，参照图11，对实施方式3的其它动作进行说明。
首先，经过从时刻t111到时刻t112的时滞期间tSKEW，确定期间T1的地址。此例中，低位地址ADDL的列地址A0，在时刻t112确定为H态。在此期间T1，写入允许信号/WE在时刻t113被设置为L态；在时刻t114被设置为H态。包括此写入允许信号/WE变到H态的边沿，在从时刻t114到时刻t116，作为数据DIN的数据D1被置为确定状态。在数据DIN确定为数据D1的终了时刻t115，如果写入允许信号/WE变为H态的话，此数据D1就被送到数据锁存电路。
时刻t115之后，按页面模式进行数据的拾取并将其写入存储单元。即，在期间T2开始的时刻t115，列地址A0变为L态，在此期间T2，在写入允许信号/WE的上升沿，将指定地址所对应的数据D2送给数据锁存电路。在此后的期间T3、T4也是同样地，将数据D3、D4送给数据锁存电路。最后，经过期间T1-T4，来自外部的4位的数据D1-D4被依次拾取，这些数据被存放在锁存电路中。而且，在最后的周期-期间T4，将最后的数据D4送给数据锁存电路，到此为止存放在锁存电路中的4位的数据，按各期间指定的地址被成批写入特定的存储单元。
此处，在期间T1-T3，仅仅是将数据从外部送到数据锁存电路，因此，可以将此期间T1-T3设定得非常短。另外，在最后期间T4，必须将4位的数据写入存储单元，为此，有必要对所需的时间进行分配。只是，依照此页面模式的写入方法的话，最好仅将最后的周期设得长些，因此，整体上能够以短周期进行写入，可以有效地缩短写入时间。
除上述动作之外，可能还有类似以下的动作。
在图11动作中，在期间T1-T3的周期，只进行数据拾取，在内部，从期间T1的周期起，刷新动作作为对请求的应答开始进行，延长至期间T2或T3进行也可以。但是，至期间T4的起点结束，在期间T4的周期将4次的数据一同写入单元。在普通模式的情况下，期间T1的周期变长，在此周期，写入进行1次。变为哪种状态，在期间T1的地址变化时不知道，因此，内部就将刷新执行状态搁置，在此期间，对写入允许信号/WE以及地址的变化进行判断。例如，对于写入允许信号/WE是短脉冲的情况就判断为页面模式。
实施方式4以下，对本发明的实施方式4进行说明。
在上述实施方式3中，在页面模式的最后的周期，将数据作为一批写入半，但在实施方式4中，与所谓的延迟写入模式同时采用，将上述的送到数据锁存电路的4位的数据(若干数据)，根据延迟写，作为一批写入存储单元。
参照图11，对实施方式4的动作进行说明。
经过从时刻t121到时刻t122的时滞期间tSKEW，与上述的图11所示的从期间T1到期间T3相同，从期间T11到期间T13，进行数据D1-D3的拾取，将这些数据存放在锁存电路中。另外，在此实施方式中，即使在最后的期间T4，也和此前的期间相同，只进行数据D4的拾取。即，在期间T11-T14，数据D1-D4在短周期被送到数据锁存电路。接着，这些4位的数据在此后的周期在延迟写入模式下被写入适当的存储单元。
在图12所示的例子中，从时刻t121到时刻t122，如果地址ADDU、ADDL发生变化，受此地址变化的影响，就进行最初的刷新动作。此时，在期间T11的写入动作可以与普通模式的相同，这样做可以简化电路的构成。继刷新动作之后，在期间T11，将此前送到数据锁存电路的4位的数据根据延迟写作为一批写入存储单元。
另外，随着在内部进行紧接着时滞期间tSKEW之后的刷新动作，和此后的延迟写动作，在外部从期间T11到期间T14的拾取动作也同时进行。在这种情况下，总的周期时间变得最小，例如，8字页以上，在连续的最小数据拾取周期内同时进行，内部动作也能够完成，因此，可以实现4倍于以往连续的普通模式的动作频率。只要此刷新及延迟写动作一结束，在期间T11-T14就不再将存储单元作为读出写入的对象，因此，在此期间刷新可以任意进行。
根据此实施方式4，在页面模式下将送到数据锁存电路的数据，在延迟写(模式)下进行写入，因此，能够以更短的周期进行写入。
以上，对本发明的各种实施方式进行了说明，但是，本发明并不局限于这些实施方式，在不脱离本发明的要领的范围内的设计变更等也包含在本发明中。例如，对于上述实施方式，将4位的数据锁存在数据锁存电路110中，由多路转换电路111依次选择并输出到外部，但并非局限于此，也可以将从存储阵列读出的数据送给具有并行/串行功能的移位寄存器并输出到外部。
另外，对于上述实施方式，数据被存放在数据锁存电路110中，但是，也可以将列解码器/读出放大器107作为锁存电路，将由此列解码器/读出放大器107选择的数据，与列地址相对应，异步地依次向外部输出。
另外，对于页面写入(Page Write)，也可以像读出那样，分次写入。
另外，对于上述实施方式，描述了页面模式下内部地址产生的情况，实际上，它与一般讲的异步执行的串行脉冲模式(Burst Mode)的情况相当。异步地、仅在串行脉冲模式时进行动作的时钟输入方式的地址输入也可以采用本发明。
工业使用的可能性如上所述，根据本发明，将从存储阵列读出的若干位的数据进行锁存，并对其异步选择、将其依次输出到外部，由此构成所谓的准SRAM，结果，能够有效缓解与地址的时滞相关的限制、改善读出速度。
权利要求
1.一种半导体存储器，其特征在于以外部提供的地址作为触发，将位线初始化，从接于该位线的存储单元将数据读出；在读出模式下，从包含在所述地址中的行地址所指定的存储单元群，将数据读出并锁存，包含在所述地址中的列地址发生变化时，根据所述列地址将所述被锁存数据异步地依次送到外部。
2.根据权利要求1所述的半导体存储器，从外部提供的所述地址在读出动作中发生变化时，在该读出动作后从外部重新拾取地址，再次进行读出动作。
3.根据权利要求2所述的半导体存储器，其所述控制电路，将重新拾取的地址，与此前拾取的地址进行比较，在这些地址相同的情况下，使对于所述重新拾取的地址的读出动作失效。
4.根据权利要求1至3中任何一项所述的半导体存储器，包括将从所述存储单元读出的若干数据锁存的锁存电路；和对被锁存在所述锁存电路中的若干数据之一进行选择的多路转换电路；以及根据所述列地址对所述多路转换电路的选择状态进行异步切换的控制电路。
5.根据权利要求4所述的半导体存储器，根据所述列地址，将从所述存储单元读出的若干数据按时分方式拾取到锁存电路中。
6.根据权利要求1至5中任何一项所述的半导体存储器，在写入模式下，仅有所述列地址发生变化时，在该所述列地址，在规定的若干周期，分别拾取来自外部的若干数据，同时，在所述若干周期中的最后周期，将所述若干数据写入存储单元。
7.根据权利要求1至5中任何一项所述的半导体存储器，在写入模式下，仅有所述列地址发生变化时，在该所述列地址，在规定的若干周期，分别拾取来自外部的若干数据，同时，根据延迟写，将所述若干数据写入存储单元。
全文摘要
本发明公开一种异步型半导体存储器。称为准SRAM结构，能够有效缓解与地址的时滞相关的限制，改善读出速度。数据锁存电路110在读出模式下，将由包含在高位地址ADDU中的行地址所指定的存储阵列106内的存储单元群读出的数据锁存。当包含在地址中的列地址A0、A1发生变化时，多路转换电路111将数据锁存电路110锁存的数据按列地址A0、A1异步地依次送到外部。
文档编号G11C11/4096GK1511322SQ0281049
公开日2004年7月7日 申请日期2002年5月23日 优先权日2001年5月24日
发明者高桥弘行, 稻叶秀雄, 中川敦, 雄 申请人:恩益禧电子股份有限公司