专利名称：用于测试数据存储器的测试方法
技术领域：
本发明涉及一种用于测试数据存储器的测试方法和一种具有用于廉价地对快速半导体存储器进行测试的集成测试数据压缩电路的数据存储器，特别是工作在非常高的工作时钟频率的DRAM(动态随机存取存储器)存储器、以及SRAM(静态随机存取存储器)存储器。
背景技术：
图1示出了依据现有技术的测试结构。要被测试的电路DUT(被测试的器件)通过控制总线、数据总线和地址总线与外部测试单元相连。外部测试单元使用测试数据发生器产生测试数据，将该测试数据通过数据总线中的数据总线线路施加到要被测试的存储器DUT上。地址总线用来对要被测试的存储器内要被测试的存储单元进行寻址。在这种情况下，将测试数据通过数据总线写入到被寻址的存储单元，随后再次进行读取。外部测试单元将写入的测试数据与读出的数据进行比较，并且依据偏差或者数据误差来识别存储器内被寻址的存储单元是否功能正常。
图2示出了图1所示的现有技术测试结构的流程图。测试单元以较高的时钟频率通过数据线传输测试数据，然后再从数据存储器中对其进行读取。在数据总线中的每条数据线路上，测试单元接收测试数据序列，在图2所示的示例中，所述测试数据序列包括四个测试数据。这样的测试数据系列还被称为数据组(data burst)。测试单元产生内部选通信号，利用每个选通信号，将接收测试数据项与测试单元内的存储参考数据项进行比较，从而可以确定数据偏差。这些数据偏差表示在数据存储器内被寻址的存储单元出现了故障。现代的数据存储器工作在越来越高的工作时钟频率上，这意味着将测试数据写入到存储单元并随后再次进行读取的数据传输速率同样也变得越来越高。出于这个原因，同样也需要增加其中对已经读取出的测试数据进行评估的外部测试单元的工作时钟频率。在图2所示的示例中，选通信号的时钟频率对应于已经读取出的测试数据的数据传输速率。随着要被测试的半导体存储器的数据传输速率的增加，因而需要使测试单元相应地适合于图1所示的测试结构。开发工作在越来越高的数据传输速率上的现代数据存储器的越来越短的开发周期意味着在许多情况下，此前所使用的测试单元不再能够用来测试被开发的数据存储器。因此，在用于测试数据存储器的非常高的数据传输速率下，需要具有相对复杂的电路并且因而增加了成本的测试单元。
发明内容
因此，本发明的目的是提供一种用于测试数据存储器的测试方法和一种数据存储器，从而允许工作在较低时钟频率的传统测试单元对具有非常高的工作时钟频率的数据存储器进行测试。
本发明通过具有权利要求1所指定的特征的测试方法以及通过具有权利要求8所指定的特征的数据存储器，实现上述目的。
本发明提供了一种用于对数据存储器进行测试的测试方法，所述测试方法包括将已经从数据存储器中串行地读取出的测试数据序列中的多个测试数据与参考测试数据进行比较，以便产生压缩指示符数据项，所述指示符数据项表示在测试数据序列中是否已经出现了至少一个数据错误。
在这种情况下，所述测试数据序列最好包括指定数目的测试数据位。
最好在外部测试数据单元中的测试数据发生器中产生所述测试数据序列，并且通过数据总线中的数据线，将其写入到位于数据存储器中的存储单元阵列中，随后，通过数据总线中的数据线，从数据存储器中的存储单元阵列中读取出所写入的测试数据序列，并依据压缩因数，由集成在数据存储器中的压缩电路对其进行压缩，以形成指示符数据项，通过指示符数据总线中的相关指示符数据线，将所述指示符数据项从数据存储器发送到外部测试单元，以便进行数据评估。
压缩因数最好等于测试数据中测试数据位的数目。
外部测试单元最好以第一数据传输速率将测试数据写入到存储单元阵列中，并且以第二数据传输速率从数据存储器向外部测试单元发送所述指示符数据，第一数据传输速率与第二数据传输速率的比值对应于所述压缩因数。
在本发明测试方法的一个优选实施例中，将读取出的测试数据序列中的测试数据串行地写入到所述压缩电路中的测试数据寄存器中，并且由逻辑比较电路将该测试数据与存储在所述压缩电路中的参考寄存器中的参考数据逐位地进行比较，以便产生指示符数据项。
在这种情况下，在操作的初始化模式下，由外部测试单元将参考数据写入到压缩电路的参考数据寄存器中。
本发明还提供了一种具有集成测试数据压缩电路的数据存储器，所述数据存储器包括存储单元阵列，具有多个可寻址的存储单元；读取/写入放大器，用于通过数据存储器中的内部数据总线，读取以及将数据写入到所述存储单元；以及，测试数据压缩电路，使用存储参考测试数据序列，对在测试模式的操作中，通过内部数据总线中的数据线，从存储单元阵列中串行读取出的测试数据序列进行压缩，以便产生用于表示在已经读取出的测试数据序列中是否已经出现了至少一个数据错误的各个指示符数据项。
在这种情况下，通过指示符数据总线中的指示符数据线，将由测试数据压缩电路产生的指示符数据分别传输到外部测试单元，以便进行进一步的数据评估。
本发明的数据存储器最好包括可控切换单元，所述可控切换单元连接在用于与外部测试单元交换数据的外部数据总线、用于与存储单元阵列交换数据的内部数据总线和数据压缩电路之间。
最好可以由外部测试单元通过控制线，使可控切换单元在正常模式的操作和测试模式的操作之间转换，在测试模式的操作中，由切换单元通过内部测试数据总线中的数据线，将已经通过内部数据总线中的数据线读取出的测试数据序列中的测试数据串行写入到测试数据压缩电路中的测试数据寄存器中。
外部数据总线、内部数据总线、测试数据总线和指示符数据总线最好具有相同的总线宽度。
在本发明数据存储器的一个特定优选实施例中，所述测试数据压缩电路包括多个测试数据压缩电路模块，所述测试数据压缩电路模块中的每一个具有测试数据寄存器，用于存储通过测试数据总线中的数据线从存储单元阵列中读取出的测试数据序列，参考数据寄存器，用于存储参考测试数据序列，以及逻辑比较电路，用于将存储的测试数据序列与存储的参考测试数据序列进行比较，以便产生指示符数据项。
所述逻辑比较电路最好是异或逻辑电路。
下面将参考附图，对本发明测试方法和本发明数据存储器的优选实施例进行描述，以便解释本发明的基本特征，其中图1示出了依据现有技术的测试结构；图2示出了用于对本发明所解决的问题进行解释的流程图；图3示出了本发明数据存储器优选实施例的方框图；图4示出了包括在本发明的数据存储器中、具有多个测试数据压缩电路模块的测试数据压缩电路的方框图；图5示出了位于图4所示的测试数据压缩电路内的测试数据压缩电路的方框图；图6示出了在执行本发明的测试方法时，测试信号的流程图。
具体实施例方式
图3示出了通过地址总线2、外部数据总线3和指示符数据总线4与外部测试单元5相连的本发明数据存储器1的方框图。地址总线2与列地址解码器6和行地址解码器7相连，所述解码器6和7对所施加的地址进行解码，并使用线路8、9来激活位于存储单元阵列10内的存储单元。存储单元阵列10通过读取/写入放大器11与数据存储器1中的内部数据总线12相连。在外部数据总线3和内部数据总线12之间，存在可以由外部测试单元5通过控制线14启动的可控切换单元13。切换装置13具有通过内部测试数据总线15与其相连的测试数据压缩电路16。
图4示出了测试数据压缩电路16的方框图。测试数据压缩电路16通过数据线15-i与切换单元13连接。切换单元13与集成测试数据压缩电路16之间的测试数据总线15的数据总线宽度对应于外部数据总线3以及内部数据总线12的数据总线宽度。测试数据压缩电路包括D个测试数据压缩电路模块17-i，所述D个测试数据压缩电路模块17-i中的每一个都产生通过指示符数据线4-i发送到外部测试单元5的指示符数据项，以便进行进一步的数据评估。
图5详细地示出了测试数据压缩电路模块17的电路设计。测试数据压缩电路模块17通过内部测试数据总线15中的数据线，接收已经从存储单元阵列10中读取出的测试数据序列，所述测试数据序列包括多个测试数据位。将接收到的测试数据序列通过可控内部开关18和数据线19，串行写入到时钟控制测试数据寄存器20中。测试数据寄存器包含有针对测试数据序列中每个测试数据位的存储位置21。存储位置21的数目M对应于测试数据序列或者测试数据组(data burst)内的测试数据位的数目。
每个测试数据电路模块17-i均包括用于存储参考测试数据的时钟控制参考数据寄存器22。该测试数据寄存器22同样通过线路23，与由外部测试单元5通过控制线路24启动的可控转接开关18相连。该时钟控制参考数据寄存器22包括针对参考数据位的多个存储位置25。该参考数据寄存器22存储在初始化阶段由外部测试单元5写入到参考数据寄存器22中的M个参考数据位。位于测试数据寄存器20中的存储位置21通过线路26，位于测试数据寄存器22内的存储位置25通过线路27，与数据压缩电路模块17内的数据比较电路29中的异或门28的输入端相连。
异或门28通过线路30与异或电路31连接，异或电路31的输出端通过指示符数据总线4中的指示符线路4-i，向外部测试单元5发送指示符数据项。数据比较电路29在包含在参考数据寄存器22中的指定数据或参考数据与已经从存储单元阵列10中读取出的测试数据序列中的测试数据之间，执行逐位的数据比较。如果具有制造缺陷的存储单元导致写入到测试数据寄存器20中的测试数据序列中的测试数据位不同于存储在参考数据寄存器22中的相关参考数据位，则数据比较电路29的输出产生用于表示在缓冲存储的测试数据序列中已经出现了至少一个数据错误的指示符数据项。
图6示出了按照本发明的方法对图3所示的数据存储器1进行测试的测试过程的时序图。从数据存储器1中的存储单元阵列10中，读取出包括图6所示的示例中的四个测试数据位的测试数据序列，并且通过内部数据总线12和内部测试数据总线15中的数据线，将该测试数据序列串行地施加到测试数据压缩电路模块17上，在测试数据压缩电路模块17中，将所述测试数据序列串行地写入到测试数据压缩电路模块17的测试数据寄存器20中。数据比较电路29产生指示符数据项或通过/失败信号，并通过指示符数据总线4中的指示符数据线，将其发送到外部测试单元，以便进行进一步的数据评估。由外部测试单元5使用选通信号对指示符数据项进行评估。
从图2和图6之间的比较可以看出，依据本发明的测试方法，外部测试单元5可以工作在与传统的测试结构相比以数据压缩因数K降低的时钟频率上。位于压缩电路16内的每个测试数据压缩电路模块17以测试数据压缩因数K进行测试数据压缩，其中所述测试数据压缩因数K对应于测试数据序列内测试数据位的数目。在图6所示的示例中，测试数据序列或测试数据组是四个数据位，由测试数据压缩电路模块17对这四个数据位进行压缩，以形成指示符数据项，即，在图6所示的示例中，测试数据压缩因数K是四。
本发明的测试方法可以依照测试数据压缩因数K来减少测试时间，也可以依照测试数据压缩因数K，降低在外部测试单元中数据输入和数据输出所需的最大工作频率。这意味着，可以使用其电路并不复杂的现有传统测试单元对工作在非常高的工作时钟频率的数据存储器进行测试。
参考符号列表1.数据存储器2.地址总线3.外部数据总线4.指示符数据总线5.外部测试单元6.列地址解码器7.行地址解码器8.线路9.线路10.存储单元阵列11.读取/写入放大器12.内部数据总线13.切换单元14.控制线15.内部测试数据总线16.测试数据压缩电路17.测试数据压缩电路模块18.可控切换装置19.线路20.测试数据寄存器21.测试数据存储位置22.参考数据寄存器23.线路24.控制线25.参考数据存储位置26.线路27.线路28.异或门29.数据比较电路
30.线路31.异或电路
权利要求
1.一种用于对数据存储器进行测试的测试方法，所述测试方法包括将已经从数据存储器(1)中串行读取出的测试数据序列中的多个测试数据与参考测试数据进行比较，以便产生压缩指示符数据项，所述指示符数据项表示在所述测试数据序列中是否已经出现了至少一个数据错误。
2.根据权利要求1所述的测试方法，其特征在于所述测试数据序列包括指定数目(M)的测试数据位。
3.根据前述权利要求之一所述的测试方法，其特征在于位于外部测试数据单元(5)中的测试数据发生器中产生测试数据序列，并将该测试数据序列通过数据总线(3，12)中的数据线，写入到数据存储器(1)中的存储单元阵列(10)中，随后，通过数据总线(12)中的数据线，从数据存储器(1)中的存储单元阵列(10)读取出所写入的测试数据序列，并由集成在数据存储器(1)中的测试数据压缩电路(16)依据压缩因数(K)，对所述测试数据序列进行压缩，以形成指示符数据项，通过指示符数据总线(4)中的指示符数据线，将所述指示符数据项从数据存储器(1)发送到外部测试单元(5)，以便进行评估。
4.根据前述权利要求之一所述的测试方法，其特征在于所述压缩因数(K)等于测试数据中测试数据位的所述数目(M)。
5.根据前述权利要求之一所述的测试方法，其特征在于外部测试单元(5)通过数据总线(3，12)，以第一数据传输速率将测试数据写入到数据存储器(1)中的存储单元阵列(10)中，并以第二数据传输速率将指示符数据从数据存储器(1)中的数据压缩电路(16)发送到外部测试单元(15)，所述第一数据传输速率与所述第二数据传输速率的比值对应于所述压缩因数(K)。
6.根据前述权利要求之一所述的测试方法，其特征在于将读取出的测试数据序列中的测试数据串行写入到测试数据压缩电路(16)中的测试数据寄存器(20)中，并由逻辑比较电路(29)将该测试数据与存储在位于测试数据压缩电路(16)中的参考寄存器(22)中的参考数据逐位地进行比较，以便产生指示符数据项。
7.根据前述权利要求之一所述的测试方法，其特征在于在初始化模式的操作中，由外部测试单元(5)将参考数据写入到参考寄存器(22)中。
8.一种具有集成测试数据压缩电路(16)的数据存储器，所述数据存储器(1)具有(a)存储单元阵列(10)，具有多个可寻址的存储单元；(b)读取/写入放大器(12)，用于通过数据存储器(1)中的内部数据总线(12)，读取以及将数据写入到所述存储单元中；(c)以及，测试数据压缩电路(16)，利用存储的参考测试数据序列，对从存储单元阵列(10)中串行读取出的测试数据序列进行压缩，以便产生用于表示在已经读取出的数据序列中是否已经出现了至少一个数据错误的各个指示符数据项。
9.根据权利要求8所述的数据存储器，其特征在于测试数据压缩电路(16)通过指示符数据总线(4)中的指示符数据线，将指示符数据传输给外部测试单元(5)，以便进行评估。
10.根据权利要求8或9所述的数据存储器，其特征在于设置有可控切换单元(13)，所述可控切换单元(13)连接在用于与外部测试单元(5)交换数据的外部数据总线(3)、用于与存储单元阵列(10)交换数据的内部数据总线(12)和测试数据压缩电路(16)之间。
11.根据前述权利要求之一所述的数据存储器，其特征在于由外部测试单元(5)通过控制线(14)，使所述可控切换单元(13)在正常模式的操作和测试模式的操作之间转换，在测试模式的操作中，由切换单元(13)通过内部测试数据总线(15)中的数据线，将已经通过内部数据总线(12)中的数据线读取出的测试数据序列中的测试数据串行写入到测试数据压缩电路(16)中的测试数据寄存器(20)中。
12.根据前述权利要求之一所述的数据存储器，其特征在于所述测试数据序列具有指定数目(M)的测试数据位。
13.根据前述权利要求之一所述的数据存储器，其特征在于外部数据总线(3)、内部数据总线(12)、测试数据总线(15)和指示符数据总线(4)具有相同的总线宽度。
14.根据前述权利要求之一所述的数据存储器，其特征在于所述测试数据压缩电路(16)包括多个测试数据压缩电路模块(17)，所述测试数据压缩电路模块(17)中的每一个均包括测试数据寄存器(20)，用于存储通过测试数据总线(15)中的数据线从存储单元阵列(10)中读取出的测试数据序列，参考数据寄存器(22)，用于存储参考测试数据序列，以及逻辑比较电路(29)，将存储的测试数据序列与存储的参考测试数据序列进行比较，以便产生指示符数据项。
15.根据前述权利要求之一所述的数据存储器，其特征在于所述逻辑比较电路(29)是异或逻辑电路。
全文摘要
提出了一种用于对具有集成的测试数据压缩电路(16)的数据存储器进行测试的测试方法，其中，所述数据存储器(1)包括存储单元阵列(10)，具有多个可寻址的存储单元；读取/写入放大器(12)，用于通过数据存储器(1)中的内部数据总线(12)，读取以及将数据写入到所述存储单元；以及，测试数据压缩电路(16)，使用存储的参考测试数据序列，对从存储单元阵列(10)中串行读取出的测试数据序列进行压缩，以便产生用于表示在已经读取出的数据序列中是否已经出现了至少一个数据错误的各个指示符数据项。
文档编号G11C29/40GK1509478SQ02809846
公开日2004年6月30日 申请日期2002年5月15日 优先权日2001年5月21日
发明者亚历山大·贝内迪克斯, 赖因哈德·杜雷格尔, 罗伯特·赫尔曼, 沃尔夫冈·鲁夫, 赫尔曼, 亚历山大 贝内迪克斯, 冈 鲁夫, 德 杜雷格尔 申请人:印芬龙科技股份有限公司