专利名称：非易失多层存储器装置的制作方法
技术领域：
本发明涉及存储器装置，具体地说，涉及非易失多层存储器装置。
一般地说，ROM电路由半导体上面的存储单元阵列构成，每一个存储单元具有晶体管，所述晶体管被制成可以根据如何对半导体进行离子注入而产生晶体管来指示“1”或“0”。数据由存储器单元永久存储，而且这些数据不能被以电的方式擦除或改动。这样构成每个晶体管、以便具有所述两个预定值之一。此外，可以把ROM电路制成单层器件的形式，其中存储单元阵列在半导体衬底上彼此相邻。
可编程ROM(PROM)电路设计成在制造了半导体芯片之后被编程。PROM装置的存储单元在指令烧进芯片的时候以数据(例如“1”或“0”)编程。通过选择性地把晶体管阵列中每一个存储单元晶体管阈电压电平编程为一个或两个或更多的预定电平来对掩模ROM进行编码。这一点通过在生产过程将近结束的时候形成限定阈电压电平的触点来完成。当对PROM装置进行编程时，可以像其中数据不能被以电的方式改动的传统的ROM芯片那样来实现所述装置。
因为生产半导体装置的成本问题以及基于更小的集成电路的电子装置的设计问题，现需要提供一种非易失存储器电路，它占用更少的空间、具有更大的存储容量而且造价低廉。
在特定层中，以与导电材料列交叉的导电材料行的形式形成所述导电的迹线。通过连接导电材料行和导电材料列之间的存储元件来形成各个存储单元。
可以利用绝缘材料来使存储装置的各层彼此电绝缘，或者所述各层可以共用各层之间的导电迹线。例如，存储装置第一层的存储元件和存储装置第二层的存储元件可以同时连接到同一导电材料行，但是连接到相应的各层中每一层的不同导电材料列。
存储单元中的存储元件在电位加到被选存储单元时指示电阻值。存储单元可以这样构成，即包括电阻器、与控制元件串联的电阻器，或者与二极管串联的反熔丝器件。其存储元件包括电阻器的存储装置可以这样构成，即，或者具有对应于逻辑1的高电阻值、或者具有对应于逻辑0的低电阻值。
其存储元件包括反熔丝器件的存储器装置可以在生产后编程，其中，在生产存储器装置时反熔丝器件可以指示对应于逻辑1的高电阻值，然后，当反熔丝的结被穿透而形成电连接时，就指示对应于逻辑0的低电阻值。
图1A和图1B是说明非易失多层存储器装置的简图。
图2是说明其存储单元包括电阻器的非易失存储阵列的电路图。
图3是说明其存储单元包括与控制元件串联的电阻器的非易失存储阵列的电路图。
图4是说明其存储单元包括与二极管串联的反熔丝器件的非易失存储阵列的电路图。
图5说明具有电绝缘层的非易失、多层存储器半导体装置。
图6说明非易失、多层存储器半导体装置。
图7是描述制造非易失、多层存储器和/或逻辑装置的方法的流程图。
示范性的多层ROM装置图1A和图1B是非易失、多层只读存储器(ROM)装置100的示意图。所述示意图说明了存储器装置100，它具有两层，第一层102和第二层104。存储器装置100的第一层102具有以与各导电材料列108(1-3)交叉的各导电材料行106(1-2)的形式形成的导电迹线。
第一层102还具有存储元件110(1-6)，在示意图中示为电阻器。每个存储元件110连接在导电材料行和导电材料列之间。例如，存储元件110(1)连接在导电材料行106(1)和导电材料列108(1)之间。
同样地，第二层104具有以与各导电材料列114(1-3)交叉的各导电材料行112(1-2)的形式形成的导电迹线。存储元件116(1-6)连接在导电材料行和导电材料列之间，它被指定为存储单元。例如，存储单元118包括连接在导电材料行112(1)和导电材料列114(1)之间的存储元件116(1)。
存储装置100的每一层具有多个存储单元，而每一个存储单元具有存储元件。当电位加到存储元件的两端时，每个存储元件(例如，图2的电阻器)具有可确定的电阻值。任一交叉点的任一存储元件的电阻值可以设计成相对较高(例如，10兆欧)，它被转换成逻辑位值1，或者设计成相对较低(例如，100千欧)，它被转换成逻辑位值0。把相对高的电阻值和逻辑1相关联，并且把相对低的电阻值和逻辑0相关联是一种实现方案的设计选择。因此，可以把相对高的电阻值定义为逻辑0，而把相对低的电阻值定义为逻辑1。除了电阻器存储元件以外，每个存储单元还可以包括与图3说明的电阻器元件串联的控制元件。控制元件帮助识别存储元件的不同电阻值。
利用非导电材料120使第一层102的存储元件和第二层104的存储元件彼此电绝缘。虽然在示意图中以存储单元之间的各个绝缘体120表示所述非导电材料，但是，它可以是第一层102和第二层104之间的固态层。
为了简化说明，图1A和图1B只示出存储器装置100的两层，而且每一层只有几个存储单元，它们包括设置在行导电迹线和列导电迹线之间、即在它们交叉点上的存储元件。本专业的技术人员应理解可以制造具有任意数量的层的存储器装置100，而且每一层具有任意数量的存储元件，从而适应使存储装置变得更小、提供更大存储容量的要求。
示范性的带有电阻器的ROM装置图2是存储阵列200的电路图，它示出了非易失、多层ROM装置的一层。单个存储单元202具有电阻器204存储元件，它连接在导电材料行206(1)和导电材料列208(1)之间。
存储元件(即连接在导电迹线之间的存储元件)排列成沿X方向210延伸的行和沿Y方向212延伸的列。ROM装置的其他层将沿着Z方面扩展。为简化说明，只示出几个存储单元。实际上，可以使用具有多个存储单元阵列200的ROM装置。此外，导电材料行206和导电材料列不一定要制成彼此垂直。本专业的技术人员可以认识到，可以使用不同的制造技术和半导体设计布局来制造存储阵列200。
导电材料行是在存储阵列200中沿着X方向210延伸的起字线作用的迹线。导电材料列208是在存储阵列200中沿着Y方向212延伸的起位线作用的迹线。阵列中每一行为一条字线，而每一列为一条位线。每个存储单元位于相应的字线和位线的交叉点上，其中，存储单元存储可以转换成逻辑1或逻辑0的信息位。
通过把电压加到存储单元并测量流过存储单元中存储元件的电流，就可以读出被选存储单元的电阻状态。电阻值与读出电流成比例。在确定存储阵列的存储元件电阻值的读出操作过程中，行解码器(没有示出)通过把字线连接到地214而选择了字线206(2)。列解码器(没有示出)选择了位线208(2)，后者连接到读出放大器216，读出放大器216把正电压(标识为+V)加到位线208(2)。读出放大器216读出存储阵列200中各被选存储单元的各存储元件的不同的电阻值。
其他所有没有被选中的字线(也就是行206)连接到恒压电源(标识为+VWL)，它等于正电压+V。此外，其他所有没有被选中的位线(也就是列208)连接到恒压电源(标识为+VBL)，它同样等于正电压+V。恒压电源+VWL和+VBL可以从外部电路或多个电路提供，以便施加等电位而防止电流损耗。本专业的技术人员应该认识到，电压源+VWL和+VBL不一定要等电位，而可以利用任意数量的电路实现方案来防止电流损耗。
在非易失多层存储阵列中，某一特定层的存储单元通过平行路径连接在一起。把相等的电位加到被选中的字线和位线以及没被选中的字线和位线上，减小寄生电流。例如，在确定存储元件的电阻值时，信号电流218流过电阻器220。如果加到行206(3)的等电位电压+VWL小于选择电压+V，不希望有的寄生电流222将会流过电阻器224。
可以利用包括差动读出放大器、模拟读出放大器或数字读出放大器在内的读出放大器来实现读出放大器216。美国Perner等人的专利号为6185143B1的专利中说明了如何利用存储器装置来实现差动读出放大器。美国Perner的专利号为6128239的专利中说明了如何利用存储器装置实现模拟读出放大器。美国Perner等人的专利号为6188615B1的专利中说明了如何利用存储器装置实现数字读出放大器。所有这些授予Perner的专利均转让到Hewlett-Packard公司。
示范性的带有电阻器和控制元件的ROM装置图3是存储阵列300的电路图，示出了非易失多层ROM装置的一层。在存储阵列300中，单个存储单元302具有存储元件304，后者由与控制元件308串联的电阻器306构成。存储元件304连接在导电材料行310(1)和导电材料列312(1)之间。
控制元件308起允许选择存储阵列300的特定存储单元的作用。控制单元308可以用线性或非线性的电阻器、隧道结型二极管、隧道二极管或者肖特基、PN或PIN半导体二极管来实现。
存储单元(即连接在导电迹线之间的存储元件)被排列成在沿X方向314延伸的行和沿Y方向316延伸的列。ROM或逻辑装置的其他任何层将沿着Z方向扩展。为了简化说明，只示出几个存储单元。实际上，可以使用具有多个存储单元阵列300的ROM或逻辑装置。此外，不一定要把导电材料行310和导电材料列312制成彼此垂直的。本专业的技术人员应认识到，可以采用各种各样的制造技术和半导体设计布局来制造存储阵列300。
导电材料行310是一些用作字线的迹线，它们在存储阵列300中沿着X方向314延伸。导电材料列是一些用作位线的迹线，它们在存储阵列300中沿着Y方向316延伸。阵列的每一行有一条字线，而阵列的每一列有一条位线。每个存储单元位于相应的字线和位线的交叉点上，其中，存储单元存储转换为逻辑1或逻辑0的信息位。
把电压加到存储单元并测量流过所述存储单元的存储元件的电流，就可以读出被选存储单元的电阻状态。例如，为了确定存储元件318的电阻值，字线310(2)连接到地320，而位线312(2)连接到读出放大器322，后者把正电压(标识为+V)加到位线312(2)。读出放大器322读出存储元件318的电阻值，所述电阻值与通过存储元件318的信号电流324成比例。
示范性的带有反熔丝结和二极管的ROM装置图4是存储阵列400的电路图，示出了非易失多层ROM装置的一层。此外，可以以逻辑装置、例如一次性可编程门阵列的形式来实现存储阵列400。这种门阵列的功能类似于场可编程门阵列(FPGA)，后者是一种在生产后可编程的集成电路。
在存储阵列400中，单个存储单元402具有存储元件404，后者由与二极管408串联的反熔丝器件406构成。存储元件404连接在导电材料行410(1)和导电材料列412(1)之间。反熔丝器件406是一种隧道结型、一次性可编程装置。反熔丝器件的隧道结为很薄的氧化结，当预定的相对高的电位被加到反熔丝器件两端时，电子“隧道”贯穿所述薄氧化结。当氧化结被破坏时，所加电位引起电连接。可以用任意数量的现有的元件和各种类型的熔丝或反熔丝、例如LeComber、硅化物、隧道结、氧化物绝缘击穿(rupture)或其他任何相似的熔丝元件来实现反熔丝器件406。
可以用这样的反熔丝器件来制造存储阵列400的每个存储单元当读出特定存储单元时，当把相对低的电压加到反熔丝器件两端时，所述反熔丝器件显示高电阻值。可以采用以下方法对被选中的存储单元进行编程把相对高的电位加到被选中的存储单元中的反熔丝器件的两端、使得当相对低的电压加到特定存储单元时，反熔丝器件显示低电阻。反熔丝器件可以用作可编程开关，后者允许以类似于FPGA的可编程逻辑装置的形式来实现存储阵列400。反熔丝器件既可以用作逻辑元件又可以用作路由选择互连器。所述反熔丝器件和传统的开关元件不一样，它一旦被编程就可以被优化成具有非常低的电阻，从而允许高速互连和低功率电平。
存储单元(即连接在导电迹线两端的存储元件)被排列成沿X方向414延伸的行和沿Y方向416延伸的列。ROM或逻辑装置的其他任何附加层将沿着Z方向扩展。为简化说明，只示出几个存储元件。实际上，可以使用具有多个存储单元阵列400的ROM或逻辑装置。此外，不一定要把导电材料行410和导电材料列412制成彼此垂直的。本专业的技术人员应该认识到可以采用各种各样的制造技术和半导体设计布局来制造存储阵列400。
导电材料行410是一些用作字线的迹线，它们在存储阵列400中沿X方向414延伸。导电材料列412是一些用作位线的迹线，它们在存储阵列400中沿Y方向416延伸。阵列的每一行有一条字线，而阵列的每一列有一位线。每个存储单元位于对应的字线和位线之间或它们的交叉点上，其中，存储单元存储转换成逻辑1或逻辑0的信息位。
通过加电压到存储单元并测量通过该存储单元的存储元件的电流，就可以读出被选存储单元的电阻状态。例如，为了确定存储元件418的电阻值，把字线410(2)连接到地420，而把位线412(2)连接到读出放大器422，后者把正电压(标识为+V)加到位线412(2)。读出放大器422读出存储元件418的电阻值，所述值与通过存储元件418的信号电流424成比例。其他未选的字线(即行410)和未选的位线(即列412)并不需要如存储阵列200(图2)所示那样加上等电位，因为未选存储单元的二极管可以防止任何电流流失(例如，寄生电流)。
示范性的具有绝缘层的多层ROM存储装置图5示出非易失、多层ROM半导体装置500的截面图，它具有电绝缘层502、504和506。每一层利用绝缘材料508与下一层绝缘。单个层(例如层502)具有导电材料列510和导电材料行512以及存储元件514。
在半导体装置500的衬底层516上形成第一层502。衬底层516是装置500的支持结构，可以由任何半导体材料构成。装置500其他每一层在前一层上面形成。例如，层504在层502上面形成，层506在层504上面形成。虽然只是示出了半导体装置500的三层，但是，本专业的技术人员应该理解，可以把装置制成具有任意数量的层，每一层可以具有任意数量的存储元件。
可以利用导电材料、例如铜或铝或者合金或掺杂质的硅等来制造导电材料列510和导电材料行512。可以利用电阻材料(例如氧化物)来实现存储元件514，所述电阻材料构成如图2所示的电阻器存储元件、如图3所示的与控制元件串联的电阻器元件或如图4所示的与二极管串联的反熔丝结。可以利用二氧化硅构成绝缘层508。本专业的技术人员应认识到，可以利用许多材料和设计的不同组合来制造半导体装置500。
示范性的具有共用层的多层ROM装置图6示出非易失、多层ROM半导体装置600的截面图，它具有层602、604和606。单个层(例如层602)具有导电材料列608，导电材料行610和存储元件612。每一层与装置600的其他一层或多层共用一些元件。例如，层602和层604共用导电材料行610，层604和层606共用导电材料列614。
在半导体装置600的衬底616上面形成第一层602。衬底616是装置600的支持结构，可以由任何半导体材料构成。装置600的其他每一层均在前一层上面形成。例如，层604在层602上面形成，层606在层604上面形成。虽然只是示出了半导体材料的三层，但是，本专业的技术人员应该理解到，所述装置可以制成具有任意数目的层并且每一层具有任意数目的存储单元。
导电材料列608、614和导电材料行610可以用导电材料制成，例如铜或铝、或用合金或掺杂质的硅制成。可以利用电阻性材料(例如氧化物)实现存储元件612，这些电阻性材料构成如图2所示的电阻器存储元件、如图3所示的与控制元件串联的电阻器存储元件或如图4所示的与二极管串联的反熔丝结。本专业的技术人员应该认识到，可以利用许多材料和设计的不同组合来制造半导体装置600。
制造非易失、多层装置的方法图7示出用于制造非易失、多层ROM装置和/或逻辑装置的方法。不应该把叙述所述方法的次序当作一种限制。
在方块700中，提供半导体衬底，在其上制成多层ROM或逻辑装置。在方块702，在半导体衬底上形成导电材料列。或者通过铜镶嵌工艺或者通过铝或其他金属淀积工艺来制成导电材料列。
在方块704，在导电材料列上形成存储元件。可以通过生长或淀积氧化铝或其他类似的绝缘和/或隧道效应材料等来形成这些存储元件。为了形成串联元件，可以在前一存储元件的绝缘和/或隧道效应阻挡层的顶上生长或淀积下一个元件。
在方块706，在存储元件上形成导电材料行、使得导电材料行与在方块702形成的导电材料列交叉。形成导电材料列所说明的工艺同样可以用来形成导电材料行。
当在导电材料行和导电材料列之间连接存储元件的时候，就形成单个存储元件。可以以电阻器、或者与控制元件串联的电阻器、或者与二极管串联的反熔丝结的形式来形成存储元件。此外，执行方块702至706的各步骤来形成非易失、多层ROM和/或逻辑装置的第一层。这种装置的每一层包括交叉的导电材料行和导电材料列，其中，非易失存储单元包括连接在导电材料行和导电材料列的存储元件。
在方块708，在第一层上面形成电绝缘材料，使所述第一层与所述多层ROM装置和/或逻辑装置的任何其他层绝缘。在方块710，在绝缘层上形成导电材料列。在方块712，在导电材料列上形成存储元件。在方块714，在存储元件上面形成导电材料行、使得导电材料行与在方块710形成的导电材料列相交。对于存储器和/或逻辑装置的其他每个层重复方块708至714、使得在前一层上面形成其他每个层。
作为在方块708在第一层上面形成绝缘层的另一种替代的方法，可以在方块716在前一层的导电迹线(例如行或列)上形成另一层的存储元件。例如，在方块706形成的第一层的导电材料行上形成第二层的存储元件。
在方块718，在存储元件上形成导电材料行或列、使得导电材料行或列与在方块716形成的导电迹线交叉。例如，在方块718形成第二层的导电材料列、使得该导电材料列与在方块706形成的导电材料行交叉。对于存储器和/或逻辑装置的其他每一层重复方块716至718、使得在前一层上面形成其他每一层并且所述其他每一层共用前一层的元件(行或列)。
结论一种非易失、多层ROM装置比传统的存储器装置占用的空间更小，但却能提供更大的存储容量。以带有电阻器、或与控制元件串联的电阻器的存储单元制成的多层ROM装置造价低廉、并且为基于集成电路的电子装置提供设计的灵活性。此外，以带有与二极管串联的反熔丝结的存储元件制成的多层ROM装置可以以逻辑装置的形式实现。
虽然已经以结构特征和/或方法步骤的具体语言描述了本发明，但是，显然，在所附权利要求书中定义的本发明并不限于在此说明的具体的特征或步骤。而且，这些具体的特征和步骤是作为实现权利要求中的发明的优选形式而公开的。
权利要求
1.一种只读存储器装置(100)，它包括具有非易失存储单元(118)的多个层(102，104)，单个层104包括导电迹线(112，114)；以及存储元件(116)，它配置成当电压加到被选中的非易失存储单元(118)时显示一定的电阻值，其中，单个非易失存储单元(118)包括连接在所述单个层104的第一导电迹线(112)和所述单个层(104)的第二导电迹线(114)之间的存储元件(116)。
2.如权利要求1所述的只读存储器装置(100)，其特征在于单个存储元件(116)包括与二极管(408)串联的反熔丝器件(406)。
3.如权利要求1所述的只读存储器装置(100)，其特征在于单存储元件(116)由与二极管(408)串联的反熔丝结(406)构成，所述反熔丝结(406)配置成在生产所述存储装置(100)的时候显示对应于逻辑1的第一电阻值、而在所述反熔丝结(406)被贯穿透形成电连接时显示对应于逻辑0的第二电阻值。
4.如权利要求1所述的只读存储器装置(600)，其特征在于以配置成与导电材料列(608)交叉的导电材料行(610)的形式形成所述导电迹线(608，610)，其中，所述导电材料行(610)是所述单个层(602)和第二层(604)共用的。
5.一种方法，它包括形成第一层(102)；在所述第一层(102)上形成其他一层或多层(104)；其中，形成单个层(104)包括以下步骤形成多条导电迹线(112，114)；以及形成多个非易失存储单元(118)，通过把存储元件(116)连接在所述单个层(104)的第一导电迹线(112)和所述单个层(104)的第二导电迹线(114)之间来形成单个存储单元(118)。
6.如权利要求5所述的方法，其特征在于所述第一层(602)和第二层(604)具有共用的导电迹线(610)。
7.如权利要求5所述的方法，其特征在于形成所述多行导电迹线(608，610)包括形成与导电材料列(608)交叉的导电材料行(610)；以及形成所述多个非易失存储元件(118)包括把所述第一层(602)的存储元件(110)连接在导电材料行(610)和第一导电材料列(608)之间、以及把第二层(604)的存储元件(116)连接在所述导电材料行(610)和第二导电材料列(614)之间。
8.一种制造可编程逻辑装置(400)的方法，它包括提供半导体衬底(516)；在所述半导体衬底(516)上形成第一层(102)；在所述第一层(102)上面形成其他一层或多层(104)；其中，形成单个层(104)包括以下步骤利用导电材料形成多条导电迹线(410，412)；以及形成多个非易失存储单元(402)，通过把与二极管(408)串联的反熔丝结(406)连接在所述单个层(104)的第一导电迹线(410)和所述单个层(104)第二导电迹线(412)之间来形成单个存储单元(402)。
9.如权利要求8所述的制造可编程逻辑装置(400)的方法，其特征在于所述第一层(602)和第二层(604)具有共用的导电迹线(610)。
10.如权利要求8所述的可编程逻辑装置(400)的方法，其特征在于所述单个存储单元(402)由与二极管串联的反熔丝结(406)构成，所述反熔丝结(406)构造成在形成非易失存储单元(402)时显示对应于逻辑1的第一电阻值而在所述反熔丝结(406)被贯穿形成电连接时显示对应于逻辑0的第二电阻值。
全文摘要
只读存储装置(100)具有多层(102，104)，其中第一层(102)形成在半导体衬底(516)上面，而其他一层或多层(104)形成在第一层(102)上面。每一层具有多个非易失存储单元(118)，它们包括连接在导电迹线(112，114)之间的存储元件(116)。存储元件(116)在电位加到被选中的存储单元(118)时显示一定的电阻值。可以由电阻器(204)、与控制元件(308)串联的电阻器(306)或与二极管(408)串联的反熔丝器件(406)来构成存储元件(116)。可以在生产之后对具有包括反熔丝器件的存储元件(404)的存储装置(400)进行编程，其中，反熔丝器件(406)在生产存储装置的时候显示对应于逻辑1的高电阻值，而在反熔丝结(406)被贯穿形成电连接时显示对应于逻辑0的低电阻值。
文档编号G11C17/06GK1450561SQ03120559
公开日2003年10月22日 申请日期2003年3月10日 优先权日2002年4月9日
发明者S·M·布兰登伯格, K·K·史密斯, K·J·埃尔德雷奇, A·L·范布洛克林, P·J·弗里克 申请人:惠普公司