专利名称：薄膜存储器、阵列及其操作方法和制造方法
技术领域：
本发明涉及一种半导体存储器及其制造的集成电路，更具体地，本发明涉及一种用于例如SOI(绝缘体上半导体)或SON(无物质上的半导体)半导体薄膜沟道形成区的技术。在一些情况下，在绝缘衬底(SOI)上形成半导体薄膜；在另一些情况下，半导体薄膜在中空状态(SON)下被悬置并在两端由衬底支撑；在其它状态下半导体薄膜具有凸起部分，该凸起部分在一端处连接到衬底。
背景技术：
1993年H.J.Wann等已经提出了获得一种动态存储器，该动态存储器不使用在部分耗尽型SOIMOS晶体管结构中合并两个互补晶体管的电容器(例如，参见非专利文献1)。
近来，已经提出一种存储器，其中为了读取在晶体管的漏区和源之间流动的电流的变化，利用载流子倍增现象例如在部分耗尽型SOIMOS晶体管的漏区高电场区中的雪崩击穿产生载流子，并且将获得的载流子用于使中性的体充电以便读出晶体管漏极和源极间的电流变化(例如，参见非专利文献2)。
术语部分耗尽SOI、缩写为PD SOI是指SOI，在该SOI中耗尽层只在它的半导体薄膜的深度方向部分扩展以至提供给它一个中性区。“体”是一个用于其中形成沟道的上述半导体薄膜的简化术语。
H.J.Wann，C.Hu，“A capacitor-less DRAM cell on SOI substrate”，1993，IEDM(Intemational Electron Device Meeting)Technical Digest，pp.635-638。
S.Okhonin et al.，“A Capacitor-less 1T-DRAM Cell”，IEEE Electron DeviceLetters，Volume 23，Number 2，pp.85-87，Feb.2002。
在另一个方面，采用完全耗尽(FD)SOI用于低功耗应用或用于SOIMOS晶体管改进的微型化，由此引起了应用于FDSOI的SOI存储器单元的需要。术语FD(完全耗尽)SOI是指具有使耗尽层覆盖半导体薄膜的整个深度的这种厚度和杂质浓度的SOI。
在漏区高电场部分中利用载流子倍增的方法还在未选择的单元中引起微小程度上的载流子倍增，该未选择的单元连接到位线、用于在高电压下驱动将被写入信号的单元的漏区。这会导致称作“写干扰”的写入的错误，即使该错误是微小的，因此使它难于封装为大型阵列，其中大量的单元连接到每个位线。
发明内容
根据上述观点已经提出了本发明，因此本发明的一个目的是提供一种无电容器的SOI或适用于FDSOI的其它半导体薄膜存储器单元和存储器阵列。本发明的另一个目的是提供一种SOI或其它半导体薄膜存储器单元和存储器阵列、其中不使用在高电场部分中载流子倍增来写入或擦除数据，以及用于存储器单元和阵列的操作方法和制造方法。
为了实现上述目的，本发明使用一种从不是源或漏区的第三半导体区中将载流子提供(1)到体、(2)在的高电场部分中不使用载流子倍增的方法。
在附图中图1示出本发明原理的剖面图；图2A和2B是分别示出本发明的一个实施例的平面图和它的剖面图；图3是示出本发明的另一个实施例的平面图，其中第一导电栅极和第二导电栅极是连续的；图4A和4B是分别示出本发明的另一个实施例的平面图和剖面图，其中第三导电栅极位于半导体薄膜的第二主表面上；图5A和5B分别是一个实施例的平面图和单元部分的剖面图，在实施例中本排列并连接本发明的存储器单元以便形成一种阵列结构；图6A至6G是示出在图5A和5B中所示的实施例的存储器单元和阵列制造工艺流程实例的剖面图；图7是图5A和5B中所示的存储器单元阵列的等效电路图；图8是存储器单元和阵列的平面图，其中共享写入位线和读出位线；以及图9是图8的存储器单元阵列的等效电路图。
具体实施例方式
实施方式图1和图2A和2B中示出本发明的存储器单元。图1是一个实例的剖面图。图2A是一个实例的平面图以及图2B是沿图2A的线X-X`的剖面图。正如这些图中所示，存储器单元包括半导体薄膜100，具有第一主表面101和面对第一主表面的第二主表面102；第一栅绝缘膜210，形成在半导体薄膜的第一主表面上；第一导电栅极310，形成在第一栅绝缘膜上；第一半导体区110和第二半导体区120，第一半导体区110和第二半导体区120跨越第一导电栅极彼此面对、与第一导电栅极绝缘、与半导体薄膜100接触、并且具有第一导电类型；以及第三半导体区130，其具有相反的导电类型并与半导体薄膜接触。
半导体薄膜100具有这种厚度和杂质浓度关系的组合，即第一导电栅极电势导致在第一导电栅极之下的第一和第二半导体区之间的第一主表面101和第二主表面102之间的载流子耗尽。
在本发明提供的存储器单元中，半导体薄膜从夹在第一半导体区110和第二半导体区120之间由103表示的半导体薄膜部分扩展到第三半导体区130，并在由104表示的半导体薄膜的扩展部分上形成第二栅绝缘膜320，在第二栅绝缘膜320上形成第二导电栅极。
在图2A和2B中，参考数字421表示埋置栅绝缘膜，如果有必要提供该埋置栅绝缘膜以便使第一导电栅极和第二导电栅极绝缘。400表示所谓的场绝缘膜。413和431分别表示在第三半导体区上形成的绝缘膜和在第一导电栅极上的绝缘膜。如果有必要，提供113、123、133、313和323用作通向第一、第二和第三半导体区的接触和通向第一和第二导电栅极的接触。图1对应于沿图2A的线Y-Y`的剖面图。对于每个单元，并不总是需要上述接触。具体地，由于导电栅极通常构成字线的一部分，因此可以在大量的单元之中共享通向导电栅极的接触。
由超过第一导电栅极的栅极阈值电压的电势在第一半导体区110和第二半导体区120之间插入的半导体薄膜部分103中感应出第一导电类型的沟道。在本发明中，半导体薄膜部分103称为第一沟道形成半导体薄膜部分。
在半导体薄膜扩展部分104中，感应出相反导电类型的载流子，或者通过第二导电栅极和第三半导体区之间的电势关系形成用于相反导电类型的载流子的沟道。在本发明中，扩展部分104称为第二沟道形成半导体薄膜部分。为了调整由第二导电栅极观察的相反导电类型载流子沟道的栅极阈值电压，可以在扩展部分104中形成与扩展部分104不同导电类型或杂质浓度的部分105。在本发明中，上述表述“超过栅极阈值电压的电势”指如果晶体管是n沟道晶体管、那么它的绝对值就在正方向上大于栅极阈值电压的电势；如果晶体管是p沟道晶体管、那么它的绝对值就在负方向上大于栅极阈值电压的电势。
在本发明中，第一主表面和第二主表面之间的距离称为半导体薄膜的厚度。
通过第二导电栅极和第三半导体区之间的电势关系的第一组合，穿过第二沟道形成半导体薄膜部分、从第三半导体区将相反导电类型的载流子2注入到第一沟道形成半导体薄膜部分以便将由第一导电栅极观察的第一沟道形成半导体薄膜部分中的第一导电沟道的栅极阈值电压改变为第一值Vth11。在本发明中，该操作称为“写入”。
根据电势关系的第一组合，由第二导电栅极的电势减去第三半导体区的电势获得的值就超过沟道的栅极阈值电压Vth2r以便从第三半导体区输送相反导电类型的载流子，该沟道位于第二沟道形成半导体薄膜部分。Vth2r是由第二导电栅极观察的栅极阈值电压。
随着相反导电类型的载流子注入到第一沟道形成半导体薄膜部分，用于第一导电栅极感应第一导电类型沟道必需的栅极电压降低至对应于注入的相反导电类型的载流子或电荷的数量的电平。这就指栅极阈值电压等效地向下降一侧偏移。如果栅极阈值电压在增强型范围变化，那么它就意味着降低了栅极阈值电压的绝对值。
第一电势组合允许多级电平设置。例如，在一种假设下，即由第二导电栅极的电势减去第三半导体区的电势获得的值足以超过由第二导电栅极观察的沟道的栅极阈值电压Vth2r以便从第三半导体区输送相反导电类型的载流子，该沟道位于第二沟道形成半导体薄膜部分，相对于栅极电势的第三半导体区的电势设置为多级电平。这就能够将由第一导电栅极观察的第一导电沟道的栅极阈值电压改变为用于写入的多级电平值Vth11、Vth12、Vth13...。简而言之，这就能够在一个单元中存储多位信息。
因为第一导电类型的载流子的再次复合或者由于自电场从第一沟道形成半导体薄膜部分中的流出，所以注入到第一沟道形成半导体薄膜部分的相反导电类型的载流子2就逐渐地减少。因此，就必须读取在第一沟道形成半导体薄膜部分中积累的相反导电类型的载流子的数量并根据读出重新写入。这称为“刷新”。
通过第二导电栅极和第三半导体区之间的电势关系的第二组合，将相反导电类型的载流子2从第一沟道形成半导体薄膜部分中拉入到第三半导体区以便将由第一导电栅极观察的第一沟道形成半导体薄膜部分中的第一导电沟道的栅极阈值电压改变为第二值Vth10。在本发明中，这种操作称为“擦除”。
根据电势关系的第二组合，由第二导电栅极的电势减去注入到第一沟道形成半导体薄膜部分中的相反导电类型的载流子的电势获得的值就超过在第二沟道形成半导体薄膜部分中由第二导电栅极观察的相反导电类型的沟道的栅极阈值电压Vth2r。
或者，通过给定一个方向电势来实现擦除操作，该方向将相反导电类型的载流子吸引到第一或第二半导体区(例如，对于空穴为负方向上的0.6V或更高)。在此情况下，第一导电类型的载流子还提供到第一沟道形成半导体薄膜部分中以便通过复合加速减少相反导电类型的载流子。在这种擦除操作中，从每个单元中擦除数据，每个单元的第二半导体区或第一半导体区连接到公共线或位线。
通过在存储单元的第一沟道形成半导体薄膜部分中是否积累相反导电类型的载流子或根据积累的数量来判定在本发明的存储器单元中存储的信息。为了以此方式来判定存储的信息，关于第二半导体区的第一导电栅极的电压设置为超过第一栅极阈值电压和第二栅极阈值电压的一个或两个的预定值，并且检测第一半导体区和第二半导体区之间流过的电流是大或小(“小”包括零)。例如，关于第二半导体区的第一导电栅极的电压设置为一个电平，该电平在第一栅极阈值电压和第二栅极阈值电压之间，并且检测第一半导体区和第二半导体区之间是否流过电流来判定存储的信息。
在写入第一栅极阈值电压的多级电平的情况下，第一导电栅极的电压设置为这些电平的任何两个电平之间的电平以便识别存储的数据。或者，关于第二半导体区的第一导电栅极的电压设置为超过第一栅极阈值电压和第二栅极阈值电压的电压，并从第一半导体区和第二半导体区之间流过的电流量判定存储的信息。
对于电流的检测，可以采用公知的方法例如利用参考电流和比较电路的比较检测、或通过使位线或其它电容器充电或放电的时间常数的检测。这种操作称为“读取”。
通过读取操作，在第一沟道形成半导体薄膜部分的能带中的价带或导带的电势就沿着消除相反导电类型的载流子的方向上移动。此外，大量的第一导电类型的载流子提供到第一沟道形成半导体薄膜部分以便加速在第一沟道形成半导体薄膜部分中积累的相反导电类型的载流子的复合，并在一些情况下导致信息丢失。在此情况下，在读取之后必须立即进行刷新操作。
由衬底10支撑图1中的半导体薄膜100，衬底10具有在它的表面上形成的绝缘层20。在大多数情况下，衬底10由硅形成并且绝缘层20是氧化硅膜。在其表面上具有绝缘层的支撑衬底称为绝缘衬底。完全由绝缘材料例如石英衬底形成的绝缘衬底也可以作为支撑衬底。另一种结构是由衬底支撑半导体薄膜的至少一个端部、或第一半导体区、第二半导体区或第三半导体区的一个端部。
在本发明中，如果在写入、擦除和读取操作期间仔细地选取第一导电栅极和第二导电栅极的电压，对于每种操作方式可以采用相同的电压。然后制造第一和第二导电栅极可以制作为连续的或共享的，图3示出它的实例。而且，可以使用相同材料和厚度用于栅绝缘膜。结果，就减少了制造步骤的数量和单元占用的面积。在此情况下，通过用“第一导电栅极”代替本发明中的写入和擦除操作说明中的“第二导电栅极”，就能够实现写入和擦除操作。
在本发明中还能够在一定条件下写入第一栅极阈值电压并在另一种条件下写入第二栅极阈值电压。例如当通过由第二导电栅极的电势减去第三半导体区的电势获得的值足以超过由第二导电栅极观察的沟道的栅极阈值电压Vth2r时，就写入第一栅极阈值电压，该沟道位于第二沟道形成半导体薄膜部分，以便从第三半导体区输送相反导电类型的载流子，同时第三半导体区的电势相对于第二半导体区的电势正向偏置。在另一方面，当第三半导体区的电势为零偏置或相对于第二栅极电压负偏置时，就写入(等于擦除)第二栅极阈值电压。
有效实施本发明的优选存储器单元的另一种方式是图4A和4B中所示的存储器单元。存储器单元的特征在于至少包括半导体薄膜(分成部分103和104)，具有第一主表面101和面对第一主表面的第二主表面102；第一栅绝缘膜210，形成在半导体薄膜的第一主表面上；第一导电栅极310，形成在第一栅绝缘膜上；第一半导体区110和第二半导体区120，该第一半导体区110和第二半导体区120跨越第一导电栅极彼此面对、与第一导电栅极绝缘、与半导体薄膜接触、具有第一导电类型；第三半导体区130，其具有相反导电类型并与半导体薄膜接触；第三栅绝缘膜230，形成在夹在第一半导体区和第二半导体区之间的半导体薄膜部分(第一沟道形成半导体薄膜部分)103的第二主表面上；以及第三导电栅极330，其与第三栅绝缘膜230接触。在本发明中，半导体薄膜部分104还称为第二沟道形成半导体薄膜部分。
如果给定的第三导电栅极的电势超过栅极阈值电压Vth3r，该栅极阈值电压Vth2r是相对于在第一沟道形成半导体薄膜部分中感应的相反导电类型载流子并从第三导电栅极观察的栅极阈值电压，那么相反导电类型的载流子就稳定地积累在第一沟道形成半导体薄膜部分中。然而，由于在擦除操作之后通过热激发、常规电场中的轻微的载流子倍增等在第一沟道形成半导体薄膜部分中逐渐产生并积累相反导电类型的载流子，所以也是在此情况下，必须进行操作。
图4A是上述实施例的薄膜存储器单元的平面图，图4B是沿图4A的平面图的点划线X-X`的剖面图。在图4A和图4B中，参考数字10表示支撑衬底，20表示在支撑衬底10的表面上的绝缘膜。103和104分别表示第一和第二沟道形成半导体薄膜部分，它们是半导体薄膜100的一部分。210和220表示在半导体薄膜部分103和104上形成的栅绝缘膜。附图中的栅绝缘膜210和220是连续的。310表示第一导电栅极，它也从第二导电栅极延伸。110和120分别是第一和第二半导体区。130表示第三半导体区。
113和123分别表示通向第一和第二半导体区的引线接触。133表示通向第三半导体区的引线接触。400表示所谓的位于引线等之下的场绝缘膜。431表示位于第一导电栅极上的绝缘膜，410表示位于半导体薄膜100和绝缘膜20之间的绝缘膜。313表示通向第一导电栅极的引线接触。333表示如果必要提供的引线接触以便连接到第三导电栅极。
对于每个单元并不总是必须具有上述接触。具体地，由于导电栅极通常构成字线的一部分，所以在大量的单元之中可以共享通向导电栅极的接触。如果第三导电栅极的电场对部分104的影响小于部分103(换句话说，如图4B所示如果第三导电栅极不重叠部分104，或者当在两者之间插入比薄膜230更厚的绝缘膜时，如果第三导电薄膜重叠部分104)，那么就不总是需要杂质区105。
在上述描述的实施例中，如果第二沟道形成半导体薄膜部分的杂质的导电类型或杂质浓度、或第二导电栅极材料不同于第一沟道形成半导体薄膜部分的杂质的导电类型或杂质浓度、或第一导电栅极材料，那么第一和第二导电栅极就可以具有不同的栅极阈值电压。如果相对于用于来自第三半导体区的相反导电类型的载流子的沟道的第二导电栅极的栅极阈值电压在增强型方向设置为比第一导电栅极的栅极阈值电压更高的电平，那么注入到第二沟道形成半导体薄膜部分的相反导电类型的载流子就被阻止流动返回到第三半导体区。
实施例下面描述当第一导电类型为n型、相反导电类型为p型时存储器单元的操作。在下面的说明书中给出的原理和效果还应用于第一导电类型是p型的情况，尽管符号的方向改变为反向。图5A是本发明的存储器单元的一个实施例和存储器单元阵列的平面图。图5B是沿图5A的点划线X-X`的剖面图。
参考数字10表示支撑衬底，在本实施例中，该支撑衬底是高电阻的n型<100>面硅晶片。20表示厚度大约为100nm的氧化硅膜。103表示厚度大约30nm的半导体薄膜，该半导体薄膜作为本实施例的薄膜存储器单元1000的第一沟道形成半导体薄膜部分。104表示第二沟道形成半导体薄膜部分。105表示第二沟道形成半导体薄膜部分中的高杂质浓度部分。110表示漏区(第一半导体区)。114是漏区扩展区。120是源区(第二半导体区)。124是源扩展区。130是相反导电类型的第三半导体区。210是具有2.7nm厚度的第一栅氮氧化膜。220是第二栅氮氧化膜。310和320是第一导电栅极和由第一导电栅极延伸的第二导电栅极。(300是作为导电栅极薄膜的符号。1001是作为局部(部分)字线功能的符号。)210和220是连续的栅极。在本实施例中，第一导电栅极长度为大约100nm并由掺杂硼的硅薄膜形成。第一、第二和第三半导体区包括在半导体薄膜上通过外延生长形成的半导体膜。在一个单元中的第一和第二沟道形成半导体薄膜部分103和104通过隔离绝缘膜401与相邻单元中的第一和第二沟道形成半导体薄膜部分103和104分离。
113表示通向第一半导体区的接触，并且该接触连接到读取位线1005。133表示通向第三半导体区的接触且该接触连接到写入位线1004。连续的第一和第二导电电极310(320)在字线方向上的单元之间连续地延伸，由此形成局部公共线1001。第二半导体区在字线方向上的单元之间延伸，由此形成局部公共线1003。只要直接(direct)电阻不影响阵列操作，就延伸局部字线和局部公共线，并且通过选择晶体管分别或直接连接到全局字线和全局公共线。在大规模的电容阵列中，上述两种类型的位线还通过选择晶体管连接到它们各自的全局位线。
在图5A的阵列排列中，单元1000在位线方向上重复地排列以形成镜像映射关系。结果，在位线方向上的彼此相邻的单元之间共用接触113和133。第一和第三半导体区在位线方向的一个方向下从一个单元延伸到它的相邻单元，反之第二半导体区在位线方向的另一个方向上从一个单元延伸到它的相邻单元。因此降低了阵列面积。图5A示出在字线方向上的两个单元和在位线方式上的四个单元，总共八个单元(单元1000(j，k)、…、单元(j+1，k+3))。在此后将描述的图8的实施例中，仍采用单元的镜像映射排列。
下面将参考图6A-6G和图5B的剖面图描述本实施例的制造步骤。
(a)采用高阻硅晶片作为支撑衬底10并在衬底上层叠大约100nm厚度的氧化硅膜20和具有大约2×1017atoms/cc(原子/cm2)的n型杂质浓度和大约35nm厚度的硅薄膜100来制备SOI衬底。
(b)在由此获得的SOI上，通过热氧化生长氧化硅膜41直至它达到大约7nm的厚度，并通过CVD在其上形成大约50nm厚度的氮化硅膜42。此后，通过公知的光刻形成光刻胶图形51以便保留硅薄膜的所需部分，例如在字线方向和位线方向上连接存储器单元的区域、选择晶体管的区域和外围电路区域。
(c)利用光刻胶图形51作为掩膜，在提供相对于氧化硅膜的选择比的蚀刻条件下蚀刻氮化硅膜。然后去除光刻胶图形并清洁衬底表面。通过高温氧化来使氧化硅膜的暴露表面氧化直到氧化硅膜401生长为大约60nm的厚度，通过去除氮化硅膜来暴露氧化硅膜的表面。通过该步骤，硅薄膜100被划分成块，只保留上述给出的所需部分。
或者，可以采用公知的STI(浅沟槽隔离)技术来分割硅薄膜。在平面方向上分割硅薄膜的绝缘膜称为绝缘隔离膜401。
通过强磷酸基蚀刻剂来去除氮化硅膜42并通过缓冲氢氟酸基蚀刻剂来去除氧化硅膜41以便暴露硅薄膜100的表面。
通过热氧化在硅薄膜100的表面上形成氧化硅膜200直至2.7nm的厚度。此后，采用ECR(电子回旋共振)、ICP(感应耦合等离子体)或其它高密度等离子体设备通过从氮气、氢气或氙气的等离子体中将氮基团引入到衬底表面并将衬底温度设置到400℃在5-7％的氮化比下用于表面氮化。然后，将衬底传送到高纯氮气环境中并在800℃下、氮气中进行热处理以至退火表面缺陷。采用由此氮化的氧化硅膜作为第一和第二栅氧化膜。
(d)随后，通过沉积形成导电栅极薄膜300。沉积第一层10nm左右的纯硅以形成纯硅薄膜301。然后，通过沉积形成掺硼的硅薄膜302直至200nm的厚度。采用的原料气体是甲硅烷(SiH4)和乙硼烷(B2H6)。通过沉积在其上形成氮化硅膜43直至大约100nm的厚度。可以使用离子注入用于上述硼掺杂。
利用公知的技术例如ArF光刻法或电子束光刻法在上述氮化硅膜/导电栅极薄膜上形成具有大约100nm的栅极长度的栅极形状的光刻胶图形用于导电栅极/局部字线。采用光刻胶图形作为掩膜以便通过RIE技术依次地蚀刻氮化硅膜和导电栅极薄膜。
采用光刻法定型的光刻胶膜和氮化硅膜/导电栅极薄膜作为选择掩膜以便通过离子注入、在低加速电压(对于砷大约15KeV)下选择地形成n型漏区(第一半导体区)的扩展区(114)和源(第二半导体区)的扩展区(124)。在注入中，设置剂量以便获得大约1×1019atom/cc(大约为3×1013atom/cm2)的杂质浓度。
类似地，采用光刻法定型的光刻胶膜和氮化硅膜/导电栅极薄膜作为选择掩膜以便在形成第三半导体区的部分中以大约8.5×1012atom/cc的剂量选择地注入砷。由此在第二沟道形成半导体薄膜部分中形成高杂质浓度区105，以致它与在随后步骤中形成的第三半导体区接触。这就使从第二导电栅极观察的沟道的栅极阈值电压Vth2r改变为增强型一侧，该沟道用于来自第三半导体区的空穴。
(e)利用公知的栅极侧壁绝缘膜工艺，在第一和第二导电栅极的侧表面上形成每个具有大约30nm厚度的绝缘膜侧壁403。侧壁是由大约7nm厚度的氮化硅膜404和大约23nm厚度的氧化硅膜405组成的两层叠层。在此阶段，在半导体薄膜上留下氮化硅膜404。
采用光刻法在将形成第三半导体区的部分中形成具有开口的光刻胶图形。通过RIE蚀刻开口之下的氮化硅膜404部分。然后去除光刻胶并且对开口中保留的氧化硅膜进行湿法蚀刻、随后进行氢终止。
在开口中选择地生长掺硼的硅晶体膜135直到它达到大约100nm的厚度。硼浓度为大约4×1019atom/cc。在850℃下通过热氧化，在P型硅晶体膜的顶部和侧表面上生长大约30nm厚度的氧化膜406。实际上，在这一阶段硼从硅晶体膜135扩散到半导体薄膜100中以便为在135之下的半导体薄膜部分提供p型导电类型。在图6E中，该部分区别于选择地生长的硅晶体膜。
(f)通过RIE蚀刻在半导体薄膜100的存储器单元部分上留下的氮化硅膜401。对在蚀刻表面上保留的氧化硅膜进行湿法蚀刻，然后进行氢终止。在蚀刻氮化硅膜中将氮化硅膜的部分排除在外，该部分位于晶体薄膜的侧表面上的氧化膜406之下，选择地生长晶体薄膜来形成半导体区130。
在开口中选择地生长掺砷的硅晶体膜115和125直到每个具有大约100nm的厚度。砷浓度为大约5×1020atom/cc。在侧表面上的氧化膜406将p型高杂质浓度硅晶体膜135与n型高杂质浓度硅晶体膜115和125分隔开。
代替上述选择性的晶体生长，可以在其上使用选择性离子注入来形成第一、第二和第三半导体区，该选择性离子注入采用光刻胶图形、导电栅极薄膜和氮化硅膜作为掩膜。
在晶体生长和随后的加热步骤期间，通过选择性晶体生长获得的这些硅晶体膜的杂质就从晶体膜和半导体薄膜交汇点开始扩散进入半导体薄膜100中。结果，形成第三半导体区130、第一半导体区110和第二半导体区120，同时通过选择性晶体生长形成硅晶体薄膜。
(h)通过强磷酸等对导电栅极薄膜(300)上的氮化硅膜43进行湿法蚀刻。然后清洗表面，通过蒸发沉积大约20nm厚度的镍，随后进行烧结。通过酸蚀刻在绝缘膜上还没有起反应的镍以便留下硅化镍层。通过高温烧结，在第一半导体区(漏区)上形成硅化层110s、在第二半导体区(源)上形成硅化层120s并在栅极薄膜上形成硅化层300s。
在表面上通过CVD形成氧化硅膜作为连线层间绝缘膜440。如果必要就在薄膜中开出接触孔并由氮化钛、钨等形成接触插塞133和113。然后，通过蒸发形成TiN薄膜和钨薄膜。通过光刻和RIE(反应离子蚀刻)形成连线图形来获得局部写入位线1004和局部读取位线1005(在此阶段，达到图5B的状态)。此后，如果必要就形成层间绝缘膜和由Al连线、铜连线等组成的多层连线，最后形成钝化膜。
本实施例的特征是(1)第三半导体区和第一半导体区通过绝缘膜406绝缘，绝缘膜406形成在通过选择性外延生长获得的晶体薄膜的侧表面上；(2)用于感应相反导电类型的载流子的栅极阈值电压与第一沟道形成半导体薄膜部分到相反导电类型载流子沟道不同，该相反导电类型载流子沟道从第三半导体区通向第一沟道形成半导体薄膜部分。
因为从第三半导体区通向第一沟道形成半导体薄膜部分的相反导电类型载流子沟道与和第一沟道形成薄膜部分接触的高杂质浓度区105交叉，第二沟道形成薄膜部分的杂质浓度与第一沟道形成薄膜部分的杂质浓度不同。因此，在第一沟道形成薄膜部分和从第三半导体区通向第一沟道形成半导体薄膜部分的相反导电类型载流子沟道之间感应相反导电类型的载流子的栅极阈值电压就不同。
如上所述，如果在第一沟道形成半导体薄膜部分和第三半导体区之间形成阻挡相反导电类型的载流子的阻挡层，那么在读取沿感应第一导电类型的载流子的方向施加到第一导电栅极的电压的情况下，阻挡层就减少返撞到第三半导体区的相反导电类型载流子的数量。因此不用担心擦除积累的信息就可以进行读取。
在图5A和5B说明的实施例中，在纵向方向上排列的单元的第一半导体区连接到读取位线1005，这些单元的第三半导体区连接到写入位线1004。在横向排列的单元的第一和第二公共导电栅极连接到字线1001。在横向排列的单元的第二半导体区连接到公共线1003。读取位线和写入位线在纵向延伸，而字线和公共线在横向伸展。单元的对准以及位线和字线的垂直和水平关系可以反转而不会导致任何问题。
下面将给出操作单一单元的描述，根据上述实施例制造该单一单元。在该单元中通过将相对于第三半导体区的电势的第二导电栅极的电势设置为一个电平来写入数据，该电平超过在第二导电栅极之下的相反导电类型载流子沟道的阈值电压Vthr2。
在通过上述制造工艺制造的单元中，当第二半导体区的电势为0V时，Vthr2为大约-0.5V，因此将第二导电栅极设置为-0.3至-0.4V时，就需要将第三半导体区的电势设置为0.2至0.3V。为了维持数据，就必须将第一导电栅极设置为0至0.2V并给定第一半导体区与第二半导体区为相同的电势。
为了擦除数据，第二半导体区设置为-0.6V或更低(当第一半导体区的电势为0V且第一导电栅的电势为0V时)、或者第三半导体区的电势设置为0到0.4V且第二导电栅极的电势设置为-0.55V或更低。在此方式下，在第一沟道形成半导体薄膜部分中积聚的相反导电类型的载流子(空穴)就被拉入到第二半导体区或拉入到第三半导体区。
为了读出数据，检测在第一和第二半导体区之间流动的电流是大或小，通过将单元中第一导电栅极的关于第一导电类型载流子的栅极阈值电压Vth10(最高为0.2V)的电压施加到第一导电栅极，单元中已经擦除了数据。在多数值存储的情况下，在Vth10和Vth11之间的电压、在Vth11和Vth12之间的电压、在Vth12和Vth13之间的电压…施加到第一导电栅极来检测存储的信息。在第一和第二半导体区之间施加的电压为0.2V到0.9V。在单元的写入数据的电流和单元的擦除数据的电流之间的中间电流值作为基准。在此情况下，即在一个存储的阈值电压和另一个存储的阈值电压之间的电压施加到第一导电栅极的情况下，由单元电流的存在与否来判定信息。
为了防止写入错误，该写入错误是由在第一沟道形成半导体薄膜部分的高电场区中产生的相反极性的载流子引起的，避免施加相同或大于半导体薄膜的禁带宽度的电压应当更可靠，其转变为第一和第二半导体区之间的电压(如果薄膜是硅，为1.1V)。
在实施例1中，图5A和5B中的本发明的单元如在图7的等效电路中所示相连接以获得存储器阵列。通过组合在以下的表1中示出的电压来操作存储器阵列。因为当从另一个字的单元读出数据时可以在一个字的单元中写入数据，所以该阵列适合于特殊使用的存储器。阵列还适合于高速刷新操作。表1示出当通过1.2V的单极电源操作阵列时，字线、写入位线、读出位线和公共线之间的电压关系。在正电势、通常0.5V下偏置公共线就能够在单极电源下操作。[表1]根据本发明的实施例1的存储器阵列的操作电压实例
CW(公共字)共享一个字线的单元CB(公共位)共享一个位线的单元在表1所示的操作中，在擦除下、从连接到相同字线的所有单元中擦除数据。当另一线的电压具有标准值时，在一条线的电压中可接受的变化为±0.1V之内。如果每条线的电压在相同方向上改变，那么可接受的电势变化就更大。
假如每条线的电势和公共线的电势之间的差值满足表1中所示的关系，则已足够。因此，它还可以由表2表示。
根据本发明的实施例1的存储器阵列的操作电压实例的关系式
根据本发明的存储器单元的阵列结构，第三半导体区和第一半导体区连接到相同的位线(一个位线同时作为图5A和5B的存储器阵列中的写入位线和读出位线)。
这种阵列结构就能够减少阵列面积。图8是在这种阵列连接关系中使用的存储器单元的平面图，并且它的单元面积为6F2-4F2。为了获得4F2的单元面积，需要采用自对准接触技术。
图8的阵列中的单元排列类似于图5A和5B中的一种阵列；在第一、第二和第三半导体区之上是一个单元中的导电栅极，并且当一个单元中的第一、第二和第三半导体区在垂直方向上与它的相邻单元中的那些区连续时，在纵方向上的每个其它单元中这种位置关系可以颠倒。例如，在纵方向上的第k单元的第一和第三半导体区与第(k+1)单元的那些区是连续的。第j单元的第二半导体区与(j+1)单元的那个区是连续的。在字线方向上的一个单元中的第一半导体区和在与这一个单元相邻的单元中的第一半导体区通过它们相邻的单元的第三半导体区相对于反偏且稍微正向电压彼此电绝缘。
在字线方向上延伸的半导体薄膜100物理连续，其包括第一半导体区和第三半导体区。在另一方面，在图5A和5B示出的实例中，在字线方向上相邻单元中的第一半导体区通过绝缘膜隔离。然而，如果写入位线和读出位线之间的距离狭窄，例如通过由不同连线层形成两个位线，那么图5A和5B还可以成为一种结构，其中半导体薄膜也在第一半导体区侧面上连续并且第一半导体区由第三半导体区电绝缘。
无论如何，一个单元的第一沟道形成半导体薄膜部分或第二沟道形成半导体薄膜部分由字线方向上的相邻单元的部分隔离。
同样在图8的平面图中，第一导电栅极和第二导电栅极是连续的并且进一步延续到水平方向上的相邻单元的第一或第二导电栅极。栅极具有串联的电阻元件，因此限制了操作速度。为了提高操作速度，在串联电阻达到限定值之前、采用金属连线作为主字线并连接到一组单元的导电栅极(例如，32至512个单元形成一组)。
在实施例2中，图8中的本发明的单元如在图9的等效电路中所示相连以获得存储器阵列。通过结合以下表3中示出的电压来操作实施例2的存储器阵列。
表3示出当通过1V的单极电源操作阵列时，字线、位线和公共线之间的电压关系的实例。在正电势、通常0.5V下偏置公共线就能够在单极电源下操作。[表3]根据本发明的实施例2的存储器阵列的操作电压实例
CW(公共字)共享一个字线的单元CB(公共位)共享一个位线的单元在位线电压之前提供读出下的字线电压。
当另一条线的电压为标准值时，在一条线的电压上可接受的变化为±0.1V之内。如果每条线的电压在相同方向上改变，那么可接受的电势变化就更大。
假如每条线的电势和公共线的电势之间的差值满足表3所示的关系，则已足够。因此，它还可以如表4所示。
根据本发明的实施例2的存储器阵列的操作电压实例的关系式
在本发明中，半导体薄膜可以是除了硅单晶薄膜之外的硅锗单晶薄膜或应变硅/硅锗叠层。栅绝缘膜可以是除了氧化硅膜之外的氮氧化硅膜、氮化硅膜、铝膜、氧化铪膜、硅-氧化铪的混合物膜、氧化锆膜或硅-氧化锆的混合物膜。导电栅极可以是除了多晶硅膜或硅锗膜之外的钨膜、氮化钛膜或钛/氮化钛的叠层。第一、第二和第三半导体区不仅可以在半导体薄膜中形成还可以在半导体薄膜的顶部上形成，以及可以在其上添加金属硅化物膜或金属薄膜来形成叠层。因此本领域普通技术人员就容易在改进范围内实施本发明。
本说明书中第一、第二和第三半导体区描述为“接触”半导体薄膜。可以通过将杂质原子引入到半导体薄膜中并在该薄膜中形成第一、第二和第三半导体区或通过沉积在半导体薄膜上形成第一、第二和第三半导体区来获得这种接触状态。
本发明可以使用一种结构、该结构用于第二主表面或侧面到第一沟道形成半导体薄膜部分的电容耦合，因此存储的数据保持更久并增加积聚的相反导电类型的载流子的数量。
本发明应用于PDSOI和FDSOI，当应用于FDSOI时，本发明就可以提供一种现有技术中难于获得的效果。
本发明提供一种存储器单元和利用该存储器单元的存储器阵列，该存储器单元具有FDSOIMOS结构和FDSONMIS结构以及PDSOIMIS结构。存储器单元不需要大的电容器。
存储器可以与能够低功耗操作的FDSOI逻辑电路安装在一起，存储器的操作电压处于与低功耗逻辑电路的范围相匹配的范围。
如果单元是一种所谓的双栅极MIS结构，就通过给出到单元的第三导电栅极的电势确保在存储器单元中积聚相反导电类型的载流子。
权利要求
1.一种薄膜存储器单元，包括半导体薄膜，具有第一主表面和面对该第一主表面的第二主表面；第一栅绝缘膜，形成在该半导体薄膜的该第一主表面上；第一导电栅极，形成在该第一栅绝缘膜上；跨越该第一导电栅极彼此面对的第一半导体区和第二半导体区，其与该第一导电栅极绝缘、其与该半导体薄膜接触、其具有第一导电类型；以及第三半导体区，其具有相反导电类型并与该半导体薄膜接触，其中夹在该第一半导体区和该第二半导体区之间的半导体薄膜的一部分形成第一沟道形成半导体薄膜部分，其中该半导体薄膜在该第一沟道形成半导体薄膜部分和相反导电类型的该第三半导体区之间延伸以便形成第二沟道形成半导体薄膜部分，以及其中在半导体薄膜的延伸部分上形成第二栅绝缘膜和在第二栅绝缘膜上形成第二导电栅极。
2.根据权利要求1的薄膜存储器单元，其中第一导电栅极和第二导电栅极是连续的。
3.根据权利要求1的薄膜存储器单元，其中第二栅绝缘膜和第二导电栅极与第一栅绝缘膜和第一导电栅极是连续的。
4.根据权利要求1的薄膜存储器单元，其中半导体薄膜的延伸部分具有一部分，该部分的杂质浓度不同于夹在第一和第二半导体区之间的半导体薄膜部分的杂质浓度。
5.根据权利要求1的薄膜存储器单元，其中半导体薄膜的延伸部分具有一杂质部分，该杂质部分的导电类型不同于夹在第一和第二半导体区之间的半导体薄膜部分的导电类型。
6.一种薄膜存储器单元，包括半导体薄膜，具有第一主表面和面对该第一主表面的第二主表面；第一栅绝缘膜，形成在该半导体薄膜的该第一主表面上；第一导电栅极，形成在该第一栅绝缘膜上；跨越该第一导电栅极彼此面对的第一半导体区和第二半导体区，其与该第一导电栅极绝缘、其与该半导体薄膜接触、其具有第一导电类型；以及第三半导体区，其具有相反导电类型并在该第一导电栅极之下的部分面积中在一方向上与该半导体薄膜接触，该方向实质上与第一半导体区和第二半导体区彼此面对的方向直角交叉，其中夹在该第一半导体区和该第二半导体区之间的半导体薄膜的一部分形成第一沟道形成半导体薄膜部分，以及其中该半导体薄膜在该第一沟道形成半导体薄膜部分和相反导电类型的该第三半导体区之间延伸以便形成第二沟道形成半导体薄膜部分。
7.根据权利要求6的薄膜存储器单元，其中第二沟道形成半导体薄膜部分具有其杂质浓度不同于第一沟道形成半导体薄膜部分的杂质浓度的一部分。
8.根据权利要求6的薄膜存储器单元，其中第二沟道形成半导体薄膜部分具有其导电类型不同于第一沟道形成半导体薄膜部分的导电类型的杂质部分。
9.根据权利要求1的薄膜存储器单元，其中在绝缘衬底上形成半导体薄膜。
10.根据权利要求1的薄膜存储器单元，其中由衬底支撑半导体薄膜的至少一个端部。
11.根据权利要求1的薄膜存储器单元，还包括第三栅绝缘膜，形成在夹在第一半导体区和第二半导体区之间的半导体薄膜部分中的第二主表面上；以及第三导电栅极，其与第三栅绝缘膜接触。
12.根据权利要求11的薄膜存储器单元，其中支撑半导体薄膜的衬底的表面部分作为第三导电栅极。
13.一种薄膜存储器阵列，包括多个字线；多个写入位线，其与字线绝缘并与字线交叉；多个读出位线，在写入位线旁侧延伸；多个公共线；以及多个权利要求12的存储器单元，其中，在多个字线之一、多个写入位线之一和沿一个写入位线延伸彼此交叉的一个读出位线部分中，多个存储器单元之一的第一和第二导电栅极连接到该多个字线之外的一个字线，其中一个存储器单元的第一半导体区连接到该多个读出位线之外的一个读出位线，其中一个存储器单元的第二半导体区连接到该多个公共线之一，以及其中一个存储器单元的第三半导体区连接到该多个写入位线之外的一个写入位线。
14.一种薄膜存储器阵列，包括多个字线；多个写入位线，其与字线绝缘并与字线交叉；多个读出位线，在写入位线旁侧延伸；多个公共线；以及多个权利要求12的存储器单元，其中，在多个字线之一、多个写入位线之一和沿一个写入位线延伸彼此交叉的一个读出位线的部分中，多个存储器单元之一的第一导电栅极连接到该多个字线之外的一个字线，其中一个存储器单元的第一半导体区连接到该多个读出位线之外的一个读出位线，其中一个存储器单元的第二半导体区连接到该多个公共线之一，以及其中一个存储器单元的第三半导体区连接到该多个写入位线之外的一个写入位线。
15.一种薄膜存储器阵列，包括多个字线；多个位线，其与字线绝缘并与字线交叉；多个公共线；以及多个权利要求12的存储器单元，其中，在该多个字线之一和多个位线之一彼此交叉的部分中，多个存储器单元之一的第一和第二导电栅极连接到该多个字线之外的一个字线，其中一个存储器单元的第一半导体区和第三半导体区连接到该多个位线之外的一个位线，以及其中一个存储器单元的第二半导体区连接到该多个公共线之一。
16.一种薄膜存储器阵列，包括多个字线；多个位线，其与字线绝缘并与字线交叉；多个公共线；以及多个权利要求12的存储器单元，其中，在多个字线之一和多个位线之一彼此交叉的部分中，该多个存储器单元之一的第一导电栅极连接到该多个字线之外的一个字线，其中一个存储器单元的第一半导体区和第三半导体区连接到该多个位线之外的一个位线，以及其中一个存储器单元的第二半导体区连接到该多个公共线之一。
17.根据权利要求15的薄膜存储器阵列，其中第一导电栅极和第二导电栅极贯通一个单元是连续的并进一步在字线方向上的相邻单元之间延伸来形成字线的一部分，以及其中一个单元中的第一沟道形成半导体薄膜部分或第二沟道形成半导体薄膜部分与它的相邻单元的沟道形成半导体薄膜部分隔离。
18.根据权利要求16的薄膜存储器阵列，其中第一导电栅极延伸以便在字线方向上的相邻单元之间连续并形成字线的一部分，以及其中一个单元中的第一沟道形成半导体薄膜部分或第二沟道形成半导体薄膜部分与它的相邻单元的沟道形成半导体薄膜部分隔离。
19.根据权利要求16的薄膜存储器阵列，其中公共线的一部分由相邻单元之上伸展的连续的第二半导体区形成。
20.根据权利要求18的薄膜存储器阵列，其中排列单元以致相邻单元的第一半导体区和第二半导体区形成镜向映射关系以便建立一个阵列，以及其中第一和第三半导体区在一个方向上从一个单元到它的相邻单元是连续的，而第二半导体区在另一个方向上从一个单元到它的相邻单元是连续的。
21.根据权利要求16的薄膜存储器阵列，其中在字线方向上半导体薄膜是连续的，以及其中一个单元的第一半导体区通过第三半导体区与它的相邻单元的第一半导体区电绝缘。
22.一种应用于权利要求12的薄膜存储器单元的写入方法，其中通过将第二导电栅极的电位减去第三半导体区的电位获得的值设置为超过从第二导电栅极观察的沟道的栅极阈值电压Vth2r的电平以便从第三半导体区输送相反导电类型载流子，该沟道位于第二沟道形成半导体薄膜部分中，以及其中，通过上述的在第二导电栅极和第三半导体区之间设置电势差，就从第三半导体区通过第二沟道形成半导体薄膜部分将相反导电类型的载流子注入到第一沟道形成半导体薄膜部分，因此在从第一导电栅极观察的第一沟道形成半导体薄膜部分中的第一导电类型的沟道的栅极阈值电压变化为第一值。
23.一种应用于权利要求12的薄膜存储器单元的写入方法，其中通过将第二导电栅极的电势减去第三半导体区的电势获得的值设置为超过从第二导电栅极观察的沟道的栅极阈值电压Vth2r的电平以便从第三半导体区输送相反导电类型载流子，该沟道位于第二沟道形成半导体薄膜部分中，以及其中，通过上述的在第二导电栅极和第三半导体区之间设置电势差，就从第三半导体区通过第二沟道形成半导体薄膜部分将相反导电类型的载流子注入到第一沟道形成半导体薄膜部分，因此在从第一导电栅极观察的第一沟道形成半导体薄膜部分中的第一导电类型的沟道的栅极阈值电压变化为第一值。
24.一种应用于权利要求12的薄膜存储器单元的写入方法，其中通过将第二导电栅极的电势减去第三半导体区的电势获得的值设置为充分超过从第二导电栅极观察的沟道的栅极阈值电压的电平以便从第三半导体区输送相反导电类型载流子，该沟道位于第二沟道形成半导体薄膜部分中，以及将相对于相同栅极电势的第三半导体区的电势设置为多个电平，因此栅极阈值电压的第一值就具有多个电平。
25.一种应用于权利要求12的薄膜存储器单元的擦除方法，其中通过将第二导电栅极的电势减去注入到第一沟道形成半导体薄膜部分中的相反导电类型载流子的电势获得的值设置为超过从第二导电栅极观察的第二沟道形成半导体薄膜部分中相反导电类型沟道的栅极阈值电压的电平，以及其中，通过设置上述的电势差，从第一沟道形成半导体薄膜汲取相反导电类型的载流子到第三半导体区，以致从第一导电栅极观察的第一沟道形成半导体薄膜部分中的第一导电类型的沟道的栅极阈值电压变化为第二值。
26.一种应用于权利要求12的薄膜存储器单元的擦除方法，其中通过将第一导电栅极的电势减去注入到第一沟道形成半导体薄膜部分中的相反导电类型载流子的电势获得的值设置为超过从第一导电栅极观察的第二沟道形成半导体薄膜部分中相反导电类型沟道的栅极阈值电压的电平，以及其中，通过设置上述的电势差，从第一沟道形成半导体薄膜汲取相反导电类型的载流子到第三半导体区，以致从第一导电栅极观察的第一沟道形成半导体薄膜部分中的第一导电类型的沟道的栅极阈值电压变化为第二值。
27.一种应用于权利要求12的薄膜存储器单元的擦除方法，其中在将相反导电类型的载流子汲取到第一半导体区的方向上给出一个电势。
28.一种应用于权利要求12的薄膜存储器单元的擦除方法，其中在将相反导电类型的载流子汲取到第二半导体区的方向上给出一个电势。
29.一种应用于权利要求12的薄膜存储器单元的操作方法，其中通过将第二导电栅极的电势减去第三半导体区的电势获得的值设置为超过从第二导电栅极观察的沟道的栅极阈值电压的电平以便从第三半导体区输送相反导电类型载流子，该沟道位于第二沟道形成半导体薄膜部分，其中当第三半导体区的电势相对于第二半导体区的电势正偏时，写入第一栅极阈值电压，以及其中当第三半导体区的电势相对于相同的第二栅极电压为零偏或反偏时，写入第二栅极阈值电压。
30.一种应用于权利要求12的薄膜存储器单元的操作方法，其中通过将第一导电栅极的电势减去第三半导体区的电势获得的值设置为超过从第一导电栅极观察的沟道的栅极阈值电压的电平以便从第三半导体区输送相反导电类型载流子，该沟道位于第二沟道形成半导体薄膜部分，其中当第三半导体区的电势相对于第二半导体区的电势正偏时，写入第一栅极阈值电压，以及其中当第三半导体区的电势相对于相同的第一栅极电压为零偏或反偏时，写入第二栅极阈值电压。
31.一种应用于权利要求12的薄膜存储器单元的读出方法，其中相对于第二半导体区的第一导电栅极的电压设置为一个预定值，该预定值超过第一栅极阈值电压和第二栅极阈值电压之一或两者，并检测第一半导体区和第二半导体区之间流动的电流是大还是小来判定存储的信息。
32.一种根据权利要求3 1的读出方法，其中第一和第二半导体区之间施加的电压不超过等于或大于半导体薄膜的禁带宽度转换为电压的值。
33.一种应用于权利要求14的薄膜存储器阵列的操作方法，其中，在写入期间，通过从公共线的电势减去0.4V(±0.1V)获得字线的电势，通过在公共电势加上0.2V(±0.1V)获得写入位线的电势，以及读取位线的电势为公共电势，其中，在擦除期间，通过从公共线的电势减去0.5V(±0.1V)获得字线的电势，写入位线的电势为公共电势，并且读取位线的电势为公共电势，以及其中，在读出期间，通过在公共线的电势上加上0.7V(±0.1V)获得字线的电势，写入位线电势为公共电势，并且通过在公共电势上加上0.3V(±0.1V)获得读取位线的电势。
34.一种应用于权利要求16的薄膜存储器阵列的操作方法，其中，在写入期间，通过从公共线的电势减去0.3V(±0.1V)获得字线的电势，通过在公共电势上加上0.3V(±0.1V)获得“1”写入位线的电势，以及从公共电势减去0.3V(±0.1V)获得“0”写入位线的电势，以及其中，在读出期间，通过在公共线的电势上加上0.7V(±0.1V)获得字线的电势，并且通过在公共电势上加上0.2V(±0.1V)获得位线的电势。
35.一种权利要求16的薄膜存储器阵列的制造方法，包括通过选择性的晶体生长，形成第三半导体区；氧化第三半导体区的至少一个侧面，该第三半导体区通过选择性的晶体生长而形成；以及通过选择性的外延生长形成第一半导体区。
全文摘要
提供了一种存储器单元以及一种存储器单元阵列，该存储器单元形成在完全耗尽型SOI或其它半导体薄膜上，并且其在低压下操作而不需要传统的大电容器。半导体薄膜夹在第一和第二半导体区之间，该第一和第二半导体区跨越半导体薄膜彼此面对并具有第一导电类型。在半导体薄膜的延伸部分中提供具有相反导电类型的第三半导体区。从第三半导体区将相反导电类型的载流子提供并积累在半导体薄膜部分中以便改变第一导电类型沟道的栅极阈值电压，该沟道在第一和第二半导体区之间的半导体薄膜中由第一导电栅极的电压通过绝缘膜感应。
文档编号G11C16/04GK1453874SQ03130789
公开日2003年11月5日 申请日期2003年4月10日 优先权日2002年4月10日
发明者林丰, 长谷川尚, 吉田宜史, 小山内润 申请人:精工电子有限公司, 林丰