专利名称：带有偏置-补偿读出系统的半导体存储器件的制作方法
技术领域：
本公开的内容涉及集成电路设备，具体地涉及一种能够在低电源电压状态下稳定工作的半导体存储器件。
背景技术：
实现高性能DRAMs的一个基本电路是位线读出放大器电路。本领域内技术人员可以理解，在一DRAM读操作过程中，少量电荷被从存储单元传送至一位线，并且一读出放大器读出并放大该位线上的电压。在高密度DRAMs的情况下，由于降低了单元尺寸和工作电压，存储在存储单元中的信号电荷减少，因此增加了完成稳定读操作的难度。因此，需要一种比现有读出放大器具有更高灵敏度的读出放大器。
由于动态交叉-耦合读出放大器(在下文被称为触发读出放大器)的简单结构和高灵敏度，其被广泛用作位线读出放大器。读出放大器的灵敏度受不平衡器件参数的影响，例如，在配对晶体管间的阈值电压和跨导的不一致。在高密度DRAMs的情况下，由于大量具有尺寸减小特征的晶体管被应用于高密度DRAM中，这种不平衡性增加。器件参数不平衡性产生触发读出放大器的偏置电压，该触发读出放大器的偏置电压引起读出容限减小。
通常，在读出放大器的偏置电压低于由存储单元电容和位线电容间的共享电荷所激发的位线电压的情况下，读/刷新操作正常执行。另一方面，在读出放大器的偏置电压高于激发的位线电压的情况下，读/刷新操作不能正常完成。这意味着读出放大器的偏置电压引起读出容限下降，读出容限的下降限制存储或刷新时间。在存储设备工作于低电源电压的情况下，读出放大器的灵敏度极大地受到偏置电压的影响，因为位线上的激发电压被相应降低。
已提出各种电路技术，用于最小化由触发读出放大器产生的不平衡或偏置电压的影响。这样的一种电路技术是通过调整位线预充电水平来补偿配对读出晶体管的阈值电压的失谐。这种技术仅仅在由阈值电压间的不平衡引起的不平衡的情况下才能获得高灵敏度。另外一项技术是通过采用简单偏置补偿来抑制读出放大器的所有电气不平衡，这项技术被公开在IEEE的固态电路(Solid-State Circuit)杂志中Vol.29 No.1，PP.9-13 January 1994，标题为“OFFSET COMPENSATING BIT-LINE SENSING SCHEME FOR HIGHDENSITY DRAM’S”。
公开在参考文献中的偏置补偿位线读出(OCS)系统能够消除读出放大器中成对晶体管的所有电气不平衡。在该OCS系统中，用来补偿读出放大器偏置电压的差分放大器被放置在读出放大区。然而，在高密度DRAM’s的情况下，利用现有的工艺技术，很难在有限的读出放大区中包含OCS系统的读出放大器。
本发明实施例克服了现有技术中的这个和其它一些限制。
发明内容
本发明实施例提供一偏置-补偿读出放大器电路的布局结构，使一触发读出放大器可执行稳定的读出操作，而与其自身偏置电压无关。
本发明另一实施例提供一包含偏置补偿读出放大器电路的半导体存储器件。该偏置补偿读出放大器电路使一触发读出放大器能执行稳定的读出操作，而与其自身的偏置电压无关，一部分该偏置放大电路被放置在，例如，该触发读出放大器所在的区域；另一部分被放置在，例如，该触发读出放大器的驱动器所在的区域。例如，包括PEQ驱动器、LA和LAB驱动器等的驱动器。由于这种分布式配置，可获得偏置补偿放大器电路。
根据本发明，本发明提供一种半导体存储器件，包括一第一位线和一第二位线，其位于一第一区中并与多个存储单元连接；一偏置-补偿放大器电路，其被构造为用于探测一基于参考电压的该第一位线的电压变化并按照探测结果来驱动该第二位线；一读出放大器电路，其位于第二区中并被构造为用于读出和放大该第一位线和该第二位线间的电压差；其中在探测出该第一位线的电压变化前，在一第一控制信号的作用下，该偏置-补偿放大器电路被构造为按照该参考电压补偿一偏置电压；且其中一部分该偏置-补偿放大器电路被设置在该第一区，剩余部分的该偏置-补偿放大器电路被设置在一不同于该第一区和该第二区的第三区。
结合附图并参考下列详细的描述，能更好地理解本发明更完全的目的和许多伴随的优点，在附图中，相同的参考标记表示相同或相似的元件。
图1A是根据本发明实施例的偏置补偿放大器电路的功能方块图；图1B是一时序图，显示图1A中的偏置补偿放大器电路的电压水平；图2是一半导体存储器件的方块图，包括根据本发明实施例的偏置补偿放大器电路；图3是一偏置补偿放大器电路和读出放大器电路的电路图，该读出放大器电路被构造为与图2中的放大器电路一同工作；图4是一开关电路的电路图，该电路用于开关图2和图3所示器件的输入/输出线；图5是根据本发明实施例的半导体存储器件的读操作的时序图；图6A是现有半导体存储器件中位线间电压变化的曲线图，其中，没有偏置电压存在于触发读出放大器中；图6B是现有半导体存储器件中位线间电压变化的曲线图，其中，有偏置电压存在于触发读出放大器中；图7A是本发明实施例中位线间电压变化的曲线图，其中，没有偏置电压存在于差分放大器中；图7B和图7C是本发明实施例中位线间电压变化的曲线图，其中，有偏置电压存在于差分放大器中；图8A和图8B是根据本发明另一实施例的偏置补偿放大器电路和读出放大器电路的电路图；图9是根据本发明又一实施例的偏置补偿放大器电路和读出放大器电路的电路图；图10是图9所示的、根据本发明实施例的偏置补偿放大器电路的布局图；图11A和图11B是根据本发明又一实施例的偏置补偿放大器电路和读出放大器电路的电路图；
图12是根据本发明的附加实施例的偏置补偿放大器电路的布局图；具体实施方式
参照附图，将全面地描述本发明的优选实施例。
图1A是根据本发明实施例的偏置补偿放大器电路的功能方块图；图1B是一曲线图，显示图1A中的偏置补偿放大器电路的电压水平。
根据本发明实施例，一偏置补偿放大器电路利用负反馈的方法消除自身的偏置电压，并且根据第一位线的电压变化确定一第二位线电压。其中，第一位线是连接所选存储单元的真实位线(true bit line)，第二位线是用作参考位线的补充位线(complementary bit line)。相反地，第二位线可能是一真实位线，第一位线可能是一补充位线。
参照图1A，该偏置补偿放大器电路包括一差分放大器AMP和一开关SW。差分放大器AMP具有第一输入端(或非反相输入端)，由一参考电压Vref供电，和第二输入端(或反相输入端)，连接到一位线BL，以及一输出端，连接到一位线BLB。开关SW连接在差分放大器AMP的输出端和位线BL间，并且根据一控制信号PSW被切换开/关。
在本实施例中，参考电压Vref等于一位线预充电电压VCCA/2。但是，参考电压Vref可以被建立为低于或高于位线预充电电压VCCA/2。该VCCA指示了阵列的电源电压。
差分放大器AMP是一电流镜像放大器，并且具有一输入偏置电压。如果该真实位线的变化电压等于或低于输入偏置电压，该差分放大器AMP不能正确辨别该真实位线的电压变化。本实施例中的偏置-补偿放大器电路按照参考电压Vref并利用负反馈环路消除差分放大器AMP的输入偏置电压，并且安全地检测出真实位线的电压变化，与输入偏置电压无关。
假定位线BL和BLB通过一位线预充电电路(未显示)预充电并具有一位线预充电电压(如VCCA/2)。当控制信号PSW被激活时，差分放大器AMP的输出端通过开关SW电连接至其第二输入端。这就是说，一个负反馈环路在差分放大器AMP中形成了。如图1B所示，由于负反馈环路，参照参考电压Vref，一差分放大器AMP的偏置电压Vos出现在其输出端。当输出端电压被改变了偏置电压Vos时，差分放大器AMP识别到第一和第二输入端(+，-)电压Vref和VBL一样大。这意味着参照参考电压Vref，差分放大器AMP的偏置电压Vos被消除，或者说当参照参考电压Vref，差分放大器AMP的偏置电压Vos被补偿。一偏置-消除电压被临时储存在位线BL和BLB上。当差分放大器AMP的偏置电压Vos被补偿时，如图1B所示，与位线预充电电压(或参考电压Vref)相比较，位线BL和BLB上的电压改变了偏置电压Vos。
以后，控制信号PSW在行激活前被去激活，以使差分放大器AMP的输出端与第二输入端(或反相输入端)电隔离。当字线WL被激活时，真实位线(如BL)的电压通过一电荷共享工艺被改变。差分放大器AMP根据真实位线的电压变化驱动一补充位线(如BLB)。即差分放大器AMP读出并放大参考电压Vref与真实位线的变化电压间的差异量，并且将放大后的电压输出到补充位线上。由于位线BL和BLB间的电压差异量被偏置补偿放大器电路首先读出并放大，一触发读出放大器就能读出位线BL和BLB间的放大电压差异量，与其自身的偏置电压无关。
图2显示根据本发明实施例的DRAM半导体存储器件，其包括一偏置补偿放大器电路。图2所示的DRAM设备具有分级字线和共享读出放大器结构。参照图2，该半导体存储器件包括多个存储单元区10，该区10具有相应的存储块。在每个存储块中，多个存储单元(如，DRAM单元)被安排在行(或子字线)和列(或位线)的矩阵中。子字线驱动器区20被放置在每行中的存储单元区10之间。每个子字线驱动器区20包括子字线译码器21，用于驱动相应存储块中的子字线。多个读出放大区30位于沿位线方向的存储单元区10的侧面。在每个读出放大区30中，几个读出放大器31分别与相应的位线对连接。每个读出放大器31都将在下文中全面描述。结合区40位于沿位线方向的每个子字线驱动区20的两侧。在本实施例中，结合区40被分为两组。第一组结合区40A包括驱动器41，用于传送相应的驱动信号PXi到子字线译码器21，第二组结合区40B包括驱动器42，用于驱动相应的读出放大器31。如图2所示，同一行的驱动器42被共同连接至信号线LA和LAB。
仍参照图2，如图所示，电压发生器43分别位于第二组结合区40B中。每个电压发生器43是图1所描述的偏置-补偿放大器电路的一部分，并且产生一偏置电压。如图所示，偏置-补偿放大器电路的另一电压发生器44(参照图3，一反相放大器MP5、MN22和一开关MN21)位于每一读出放大区30。同一行的电压发生器43被共同连接至信号线RN和RP，信号线RP用于传送由每个电压发生器43产生的偏置电压，并且当该偏置电压产生时，在一时间间隔内，信号线RN用于提供一放电通道，这些将在下文中描述。
图3是一电路图，更加详细地图解了根据本发明实施例的偏置-补偿放大器电路。参照图3，一读出放大电路31被存储块10共享，并且包括第一和第二位线均衡器(equalizers)EQi和EQj、一P-锁存(P-latch)读出放大器PSA、一N-锁存(N-latch)读出放大器NSA、第一和第二位线隔离器(isolators)ISOi和ISOj和一列旁路门(pass gate)YG。第一位线均衡器(equalizers)EQi由三个NMOS晶体管MN1、MN2和MN3组成，在控制信号PEQi的作用下，它们预充电并均衡左侧存储块10的位线BL和BLB。第一位线隔离器(isolator)ISOi四个NMOS晶体管MN4-MN7组成，在控制信号PISOi0和PISOi1的作用下，它们将读出放大器电路31和左侧存储块10连接或隔离。
仍参照图3，P-锁存(P-latch)读出放大器PSA由两个PMOS晶体管MP1和MP2组成，并将所选存储块的成对位线BL和BLB中的一个(具有较高电压的位线)连接到一信号线LA。N-锁存(N-latch)读出放大器NSA由两个NMOS晶体管MN8和MN9组成，并将另一个位线(具有较低电压的位线)连接至一信号线LAB。P-锁存和N-锁存读出放大器PSA和NSA组成了一触发读出放大器，作为主放大器。第二位线均衡器EQj由三个NMOS晶体管MN10、MN11和MN2组成，在控制信号PEQj的作用下，它们预充电并均衡右侧的存储块10的位线BL和BLB。第二位线隔离器ISOj由四个NMOS晶体管MN13～MN16组成，在控制信号PISOj0和PISOj1的作用下，它们将读出放大器31与右边的存储块10连接或隔离。列旁路门(Pass gate)YG由两个NMOS晶体管MN17和MN18组成，在列选择信号CSL0的作用下，它们将所选的位线BL和BLB与输入/输出线LIO和LIOB电连接。
本实施例中的偏置-补偿放大器电路包括一作为电流镜像放大器的差分放大器和一开关。该差分放大器由PMOS晶体管MP3、MP4、MP5和NMOS晶体管MN19、MN20、MN22组成，该开关由一NMOS晶体管MN21完成其功能。如图3所示，PMOS晶体管MP3、MP4和NMOS晶体管MN19、MN20被设置在结合区40B中，且PMOS晶体管MP5和NMOS晶体管MN22被设置在读出放大区30。在结合区40B中的晶体管MP3、MP4、MN19和MN20组成一偏置电压发生器，用于产生一偏置电压。在读出放大区30中的晶体管MP5和MN22组成一倒相放大器，用于驱动一补充位线。应该理解的是，在本实施例中，该倒相放大器作为一种CMOS倒相器类型的驱动器。
如图1所示，本发明的偏置-补偿放大器电路中的差分放大器具有第一和第二输入端(+，-)和一输出端。第一输入端(+)是NMOS晶体管MN19的栅极，由参考电压Vref供电，第二输入端(-)是NMOS晶体管MN22的栅极，它连接至一真实位线，且该输出端是晶体管MP5和MN22的连接结点，即，一补充位线。
在本实施例中，PMOS晶体管MP5和NMOS晶体管MN21、MN22被重复设置在读出放大器电路31中并与相应的位线对相连，以共享偏置电压发生器43。
回到图3，PMOS晶体管MP3的源极连接至一电源电压Vcc，其栅极和漏极连接至用于输出一偏置电压的第一结点，即，一信号线RP。NMOS晶体管MN19的栅极连接至一参考电压Vref，其漏极连接至信号线RP，且其源极连接至一作为第二结点的信号线RN。NMOS晶体管MN20的栅极用于接收一控制信号POS，它的电流通路形成于信号线RN和一接地电压之间。PMOS晶体管MP4的栅极用于接收控制信号POS，它的电流通路形成于电源电压VCC和信号线RP之间。
其中，PMOS晶体管MP3、MP4和NMOS晶体管MN19、MN20组成了一偏置电压发生器，用于产生一偏置电压，该偏置电压被分别连接至相应位线对的读出放大器电路31中的各倒相放大器(MP5和MN22)所使用。图3所示的偏置-补偿放大器电路由与每个位线对相对应的PMOS晶体管MP5和NMOS晶体管MN21、MN22以及位于结合区40B中的PMOS晶体管MP3、MP4和NMOS晶体管MN19、MN20组成。
在本实施例中，位线隔离器ISOi和ISOj执行位线隔离以及位线开关功能。例如，与未被选择存储块对应的位线隔离器将读出放大器电路31与未被选择存储块的位线对进行电隔离。作为一开关，与选择存储块对应的位线隔离器将选择存储块的位线BL和BLB与读出放大器电路31进行选择性地交叉-耦合。
例如，在所选存储块的位线BL是一补充位线且位线BLB是一真实位线的情况下，或者在所选存储单元连接至BLB的情况下，在控制信号(PISOi0和PISOi1)或(PISOj0和PISOj1)的作用下，一位线隔离器ISOi或ISOj连接真实位线BLB到差分放大器的第二输入端(即，NMOS晶体管MN22的栅极)，并且连接补充位线BL到其输出端(即，晶体管MP5和MN22的连接结点)。这些是通过去激活控制信号PISOi1或PISOj1和激活控制信号PISOi0和PISOj0来完成的。
另一方面，当选择存储块的位线BL是真实位线且位线BLB是补充位线时，或者当选择存储单元连接至BL时，在控制信号(PISOi0和PISOi1)或(PISOj0和PISOj1)的作用下，一位线隔离器ISOi或ISOj连接真实位线BL到差分放大器的第二输出端(即，NMOS晶体管MN22的栅极)，并且连接补充位线BLB到其输出端(即，晶体管MP5和MN22的连接结点)。这些是通过激活控制信号PISOi1或PISOj1和去激活控制信号PISOi0或PISOj0来完成的。
图4是一开关电路的电路图，该开关电路用于转换图2和图3所示设备的输入/输出线。当用于将真实位线转换到差分放大器第二输入端的结构被应用时，本地输入/输出线LIO和LIOB以与位线BL和BLB相同的方式也被转换。这就是说，如图4所示，通过一开关电路45，本地输入/输出线LIO和LIOB被选择性地交叉-耦合到总输入/输出线GIO和GIOB上。开关电路45包括四个NMOS晶体管MN23、MN24、MN25和MN26。当一控制信号PCNT0被激活时，本地输入/输出线LIO和LIOB被顺序连接至总输入/输出线GIO和GIOB。当一控制信号PCNT1被激活时，本地输入/输出线LIO和LIOB被顺序连接至总输入/输出线GIOB和GIO。这就是说，当控制信号PCNT1被激活时，本地输入/输出线LIO和LIOB被分别交叉-耦合至总输入/输出线GIO和GIOB。
在本实施例中，按照行地址的LSB地址位RA0，控制信号PISOi0、PISOi1、PISOj0、PISOj1、PCNT0和PCNT1被控制为被选择性地激活。原因是，在本实施例中，图3中的差分放大器的第二输入端(即，MN22的栅极)总是连接至一真实位线。所选存储块的一个奇数/偶数子字线SWL0～SWLn是否被选择由LSB地址位决定。在选择一偶数子字线(如，SWL0)的情况下，位线BL是一真实位线，位线BLB是一补充位线。此时，当控制信号PISOi0/PISOj0和PCNT0被激活时，控制信号PISOi1/PISOj1和PCNT1被去激活。在选择一奇数子字线(如，SWL1)的情况下，位线BLB是一真实位线，位线BL是一补充位线。此时，当控制信号PISOi0/PISOj0和PCNT0被去激活时，控制信号PISOi1/PISOj1和PCNT1被激活。
图5是依据本发明实施例的半导体存储器件的读操作时序图。在描述该读操作之前，假定图3左边的存储块10上的子字线SWLn被选择。这意味着位线BLB是一真实位线，位线BL是一补充位线。
首先，当控制信号PEQi被激活时，通过位线均衡器PEQi对位线BL和BLB预充电，使其具有一预充电电压VBL。如图5所示，在行激活前，控制信号PSW和POS被同时激活。这使得偏置-补偿放大器电路处于工作状态。更详细的阐述见下文。
参考图1、3和5，当控制信号POS被激活时，结合区40B中的偏置电压发生器43的NMOS晶体管MN20被接通。依照参考电压Vref，一偏置电压被生成在信号线RP上，并且一放电通道通过信号线RN被提供给一倒相放大器。由于控制信号PSW被激活，NMOS晶体管MN21将差分放大器AMP的第二输入端与其输出端电连接。这就是说，一负反馈环路在该差分放大器AMP中形成了。形成负反馈环路的结果是，根据参考电压Vref，差分放大器AMP的一偏置电压Vos出现在其输出端。当输出端电压被降低了偏置电压Vos时，差分放大器AMP辨别到它的输入端(+，-)具有相同的电压值。这就意味着差分放大器AMP的偏置电压Vos被消除或者说被补偿。由于差分放大器AMP的偏置电压Vos依据参考电压Vref被补偿，位线BL和BLB的预充电电压被降低了偏置电压Vos。然后，控制信号PSW在行激活前被去激活，也就是说，在子字线SWLn被激活前。
当子字线SWLn被激活时，真实位线BLB的电压根据存储在所选存储单元MC中的数据而被改变。例如，当真实位线BLB的电压增加时，过剩的电流就会通过由NMOS晶体管MN22、信号线RN和NMOS晶体管MN20组成的放电通道被释放。这就意味着差分放大器的输出端(或补充位线BL)的电压迅速下降。换句话说，差分放大器AMP读出并放大参考电压Vref与真实位线BLB的变化电压间的差异量，并且将该放大后的电压输出到补充位线BL上。于是，如图5所示，位线BL和BLB间的电压差通过偏置-补偿放大器电路被充分放大。
当这种电压差被偏置-补偿放大器电路放大后，在LA和LAB信号被激活时，一触发读出放大器(PSA和NSA)读出并放大位线BL和BLB间的电压差。即，一P-寄存读出放大器PSA连接电压较高的位线到电源电压VCC的信号线LA上，且连接电压较低的位线到接地电压VSS的信号线LAB上。这就意味着该触发读出放大器能够读出一被放大了的、位线BL和BLB间的电压差，而与它本身的偏置电压无关。即，虽然通过共享电荷激发在位线上的电压低于触发读出放大器的偏置电压，触发读出放大器仍能读出位线BL和BLB间的电压差，而与它本身的偏置电压无关，因为本发明的偏置-补偿放大器电路读出并放大真实位线上的微小电压变化。以后，子字线SWLn被去激活，位线BL和BLB被预充电有预充电电压VBL。
图6A是现有半导体存储器件中位线BL和BLB间电压变化的曲线图，其中没有偏置电压存在于触发读出放大器中。如图6A所示，位线BL和BLB间的一很小的电压差ΔVBL0或ΔVBL被无偏置读出放大器正常读出和放大。
图6B是现有半导体存储器件中位线BL和BLB间电压变化的曲线图，其中有偏置电压存在于触发读出放大器中。当真实位线上的激发电压低于触发读出放大器的偏置电压时，一异常的操作产生了。例如，如图6B所示，由于触发读出放大器的偏置电压，虽然真实位线BL的电压高于/低于预充电电压VBL，真实位线BL的电压仍会变为一接地电压/电源电压，而补充位线BLB的电压会变为该电源电压/接地电压。这就是说，由于触发读出放大器的偏置电压，单元数据不能被正确读出。
图7A是本发明实施例中位线BL和BLB间电压变化的曲线图，其中没有偏置电压存在于差分放大器中。在利用依据本发明实施例的偏置-补偿放大器电路的情况下，一读操作被分为偏置补偿阶段P1、第一读出放大阶段P2、和第二读出放大阶段P3。在偏置补偿阶段P1，由于一负反馈环路在本发明的偏置-补偿放大器电路的差分放大器中形成，该差分放大器的偏置电压就被消除了。在如图7A所示的情况下，由于差分放大器没有偏置电压，在偏置补偿阶段P1，位线BL和BLB的电压相同。在第一读出放大阶段P2，一子字线被激活，以便于真实位线电压随单元数据增加或减少。此时，偏置-补偿放大器电路的差分放大器按照真实位线的电压变化来驱动一补充位线。沿着与真实位线电压相反的方向驱动该补充位线。由于差分放大器的偏置电压被补偿，差分放大器能正确地读出真实位线的电压变化。在第二读出放大阶段P3，触发读出放大器以正常的方式读出并放大位线BL和BLB间的电压差。
图7B是本发明实施例中位线BL和BLB间的电压变化的曲线图，其中偏置电压存在于差分放大器中。如前所述，本实施例的读操作被粗略分为一偏置补偿阶段P1、一第一读出放大阶段P2、和一第二读出放大阶段P3。在偏置补偿阶段P1，当一负反馈环路由偏置-补偿放大器电路的差分放大器组成时，差分放大器的偏置电压被消除了。如图7B所示，在差分放大器的参考电压Vref被提高了偏置电压Vos的情况下，位线BL和BLB的电压也被增加了偏置电压Vos。即，差分放大器的偏置电压依据参考电压Vref被补偿。在第一读出放大阶段P2，一子字线被激活，因此真实位线的电压按照单元数据被改变。此时，偏置-补偿放大器电路的差分放大器依据真实位线的电压变化驱动一补充位线。该补充位线按照与真实位线电压相反的方向被驱动。由于差分放大器的偏置电压被补偿，差分放大器能精确地读出真实位线的电压变化。在第二读出放大阶段P3，一触发读出放大器以正常的方式读出并放大位线BL和BLB间的电压差。
图7C是本发明实施例中位线BL和BLB间电压变化的曲线图，其中偏置电压存在于差分放大器中。在偏置补偿阶段P1，由于一负反馈环路由偏置-补偿放大器电路的差分放大器组成，该差分放大器的偏置电压被消除了。如图7C所示，当差分放大器的参考电压Vref被降低了偏置电压Vos时，位线BL和BLB的电压被降低了偏置电压Vos。在第一读出放大阶段P2，一子字线被激活，以使真实位线的电压依据单元数据被改变。此时，偏置-补偿放大器电路的差分放大器依据真实位线的电压变化驱动一补充位线，该补充位线按照与真实位线电压变化相反的方向被驱动。由于差分放大器的偏置电压被补偿，差分放大器能精确地读出真实位线的电压变化。在第二读出放大阶段P3，一触发读出放大器以正常的方式读出并放大位线BL和BLB间的电压差。
沿着线AB连接图8A和图8B，是依据本发明另一实施例的偏置-补偿放大器电路和读出放大电路的电路图。除了在每列选择单元增加一用于提供放电通道的NMOS晶体管MN27外，该实施例的半导体存储器件与前面描述的实施例的半导体存储器件相似。简洁起见，本实施例的全面描述将被省略。在本实施例中，与信号线RP不相同，信号线RN不是沿着行方向被连续设置，而是被分离在每一列选择单元(或冗余单元)中，每个分离的信号线RN通过相应的NMOS晶体管MN27被选择性地连接至一接地电压。
图9是依据本发明又一实施例的偏置-补偿放大器电路和读出放大电路的电路图。
参照图9，本发明的读出放大器电路31被存储块10共用，并且包括第一和第二位线均衡器EQi和EQj、P-寄存读出放大器PSA、N-寄存读出放大器NSA、第一和第二位线隔离器ISOi和ISOj、和列旁路门(Pass Gate)YG。图9中的电路PSA、NSA和YG与图3所示的相同，因此它们的描述将被省略。与图3中的第一和第二位线隔离器ISOi和ISOj不同，图9中的第一和第二位线隔离器ISOi和ISOj不具备位线开关功能。由于这个原因，图9中的半导体存储器件不需要图4所示的开关电路45。即，图9中的第一和第二位线隔离器ISOi和ISOj仅具有位线隔离功能，该功能将在后面作全面描述。
当图3所示的存储设备使用一位线开关结构时，图9所示的存储设备包括一偏置-补偿放大电路，该电路用两个差分放大器(43-O和44-O)、(43-E和44-E)和一个开关MN44来完成其功能。当位线BL是真实位线时，一个差分放大器工作；当位线BLB是真实位线时，另一个差分放大器工作。例如，当位线BLB是真实位线时，第一差分放大器(43-O和44-O)工作；当位线BL是真实位线时，第二差分放大器(43-E和44-E)工作。即，第一和第二差分放大器互斥地工作。
第一差分放大器包括一偏置电压发生器43-O和一倒相放大器44-O。偏置电压发生器43-O包括两个NMOS晶体管MN49和MN50，以及两个PMOS晶体管MP13和MP14，其被设置在一结合区40B。PMOS晶体管MP13的源极连接至一电源电压VCC，它的栅极和漏极共同连接至用于输出偏置电压的第一结点，即，信号线RP-O。NMOS晶体管MN49和MN50的电流通道被形成为串联在信号线RP-O和一接地电压之间。一参考电压Vref被加在NMOS晶体管MN49的栅极，一控制信号POSO被加在NMOS晶体管MN50的栅极。PMOS晶体管MP14的栅极连接至信号线POSO，它的电流通道被形成在电源电压VCC和信号线RP-O之间。
倒相放大器44-O包括一个PMOS晶体管MP12以及两个NMOS晶体管MN45和MN46，其被设置于读出放大电路31所在的读出放大区30中。PMOS晶体管MP12的栅极连接至一信号线RP-O，它的电流通道被形成在电源电压VCC和一补充位线之间，该补充位线作为第一差分放大器的输出端。NMOS晶体管MN45和MN46的电流通道被形成为串联在差分放大器的输出端(即，补充位线)和接地电压之间。NMOS晶体管MN45的栅极连接至真实位线并作为第一差分放大器的第二输入端，NMOS晶体管MN46的栅极连接至控制信号POSO。
第二差分放大器包括一偏置电压发生器43-E和一倒相放大器44-E。偏置电压发生器43-E包括两个PMOS晶体管MP16和MP17以及两个NMOS晶体管MN51和MN52，其被设置于结合区40B中。PMOS晶体管MP16的源极连接至电源电压VCC，它的栅极和漏极共同连接至用于输出偏置电压的第一结点，即，一信号线RP-E。NMOS晶体管MN51和MN52的电流通道被形成为串联在信号线RP-E和几接地电压之间。参考电压Vref被加在NMOS晶体管MN51的栅极，一控制信号POSE被加在NMOS晶体管MN52的栅极。PMOS晶体管MP17的栅极连接至信号线POSE，它的电流通道被形成在电源电压VCC和信号线RP-E之间。
倒相放大器44-E包括一个PMOS晶体管MP15以及两个NMOS晶体管MN47和MN48，其被设置于读出放大电路31所在的读出放大区30中。PMOS晶体管MP15的栅极连接至信号线RP-E，它的电流通道被形成在电源电压VCC和一补充位线之间，该补充位线作为第二差分放大器的输出端。NMOS晶体管MN47和MN48的电流通道被形成为串联在第二差分放大器的输出端和接地电压之间。NMOS晶体管MN47的栅极连接至真实位线并作为第二差分放大器的第二输入端，NMOS晶体管MN48的栅极连接至控制信号POSE。
在本实施例中，当所选存储块的子字线SWL0-SWLn中的偶数子字线(如SWL0，SWL2，SWL4，…，SWLn-1)被选择时，一位线(如BL)是真实位线，一位线(如BLB)是补充位线。此时，控制信号POSE被激活，控制信号POSO被去激活。这意味着具有第二差分放大器(43-E和44-E)的偏置-补偿放大器电路工作。依据行地址的LSB地址位，控制信号POSE和POSO被选择性地激活。除了这一点，图9中的半导体存储器件与图3中的半导体存储器件工作状况相同，进一步的描述将被省略。
图10是一图9所示的、根据本发明实施例的偏置-补偿放大器电路的布局图。第一和第二差分放大器的偏置电压发生器43-O和43-E可能被一起设置在相同的结合区40B。替代地，如图10所示，偏置电压发生器43-O和43-E可以被交替地设置在结合区40B。
图11A和图11B是根据本发明又一实施例的偏置-补偿放大器电路和读出放大器电路的电路图。本实施例与图9所示的实施例很相似，但是同样存在差异。在第一差分放大器中，倒相放大器中的NMOS晶体管MN46被列选择单元中的读出放大器电路共同使用。依据第一偏置电压发生器43-O的控制信号POSO，NMOS晶体管MN46被接通/关断。同样，在第二差分放大器中，倒相放大器中的NMOS晶体管MN48被列选择单元中的读出放大器电路共同使用。依据第一偏置电压发生器43-E的控制信号POSE，NMOS晶体管MN48被接通/关断。
图12是根据本发明附加实施例的偏置-补偿放大器电路的布局图。在图12中，与图2中的元件相同的组成元件被标记为相同的参考数字，有关这些元件的描述将被省略。参考图12，与图2不同，信号线RN和RP以结合区40A为基础被分隔开。即，差分放大器的偏置电压发生器43被排列为被设置在两相邻的结合区40A之间的相邻读出放大区30所共用。除了这一点，图12中的偏置-补偿放大器电路以与图3相同的方式工作，冗余的描述将被省略。
如上所述，偏置-补偿放大器电路使一触发读出放大器能执行稳定的读出操作，与它本身的偏置电压无关。偏置-补偿放大器电路被散布和分别设置在读出放大区和结合区。因此，通过运用当前的设计和工艺技术，偏置-补偿放大器电路能被应用到高密度存储设备中。
本发明通过运用典型的优选实施例进行描述。但是，可以理解的是，本发明的范围不被公开的实施例所限制。相反，它想要覆盖各种修改和近似配置。因此，权利要求的范围应该符合最广泛的诠释，以便于包含所有这些修改和相似的配置。本发明的范围由权利要求界定。
权利要求
1.一种半导体存储器件，包括一第一位线和一第二位线，其位于一第一区中并与多个存储单元连接；一偏置-补偿放大器电路，其被构造为用于探测一基于参考电压的该第一位线的电压变化并按照探测结果来驱动该第二位线；一读出放大器电路，其位于第二区中并被构造为用于读出和放大该第一位线和该第二位线间的电压差；其中在探测出该第一位线的电压变化前，在一第一控制信号的作用下，该偏置-补偿放大器电路被构造为按照该参考电压补偿一偏置电压；且其中一部分该偏置-补偿放大器电路被设置在该第一区，剩余部分的该偏置-补偿放大器电路被设置在一不同于该第一区和该第二区的第三区。
2.按照权利要求1的半导体存储器件，其中该偏置-补偿放大器电路被构造为在行激活前工作。
3.按照权利要求1的半导体存储器件，其中该偏置-补偿放大器电路被构造为在激活该读出放大器电路前被去激活。
4.按照权利要求1的半导体存储器件，其中该偏置-补偿放大器电路被构造为在激活该读出放大器电路后被去激活。
5.按照权利要求1的半导体存储器件，其中该偏置-补偿放大器电路包括一差分放大器，其具有一连接至该第一位线的第一输入端、一被连接用于接收该参考电压的第二输入端、和一连接至该第二位线的输出端；和一开关，其被连接在该输出端和该第一输入端之间，且其被构造为按照该第一控制信号而工作。
6.按照权利要求1的半导体存储器件，其中该偏置-补偿放大器电路包括一第一工具，其按照一第二控制信号而工作并被构造为按照该参考电压产生一偏置电压；一第二工具，其被施加该偏置电压并被构造为按照该第一位线的电压变化建立一第二位线电压；以及一开关，其连接于该第一位线和该第二位线之间，并被构造为按照该第一控制信号而工作。
7.按照权利要求6的半导体存储器件，其中该开关和该第二工具位于该第二区中，且该第一工具位于该第三区中。
8.按照权利要求7的半导体存储器件，其中用于驱动该读出放大器电路的驱动器位于该第三区中。
9.按照权利要求6的半导体存储器件，其中该参考电压等于一位线预充电电压。
10.按照权利要求6的半导体存储器件，其中该参考电压大于一位线预充电电压。
11.按照权利要求6的半导体存储器件，其中该第一工具包括一第一晶体管，其具有一形成于一电源电压和一被构造用于输出该偏置电压的第一内结点之间的电流通道，且其具有一连接至该第一内结点的栅极；一第二晶体管，其具有一形成于该第一内结点和一第二内结点之间的电流通道，且其具有一被构造用于接收该参考电压的栅极；以及一第三晶体管，其具有一形成于该第二内结点和一接地电压之间的电流通道，且其具有一被构造用于接收该第二控制信号的栅极。
12.按照权利要求11的半导体存储器件，其中该第一工具还包括一第四晶体管，其具有一形成于该电源电压和该第一内结点之间的电流通道，且其具有一被构造用于接收该第二控制信号的栅极。
13.按照权利要求12的半导体存储器件，其中该第二工具包括一第五晶体管，其具有一形成于该电源电压和该第二位线之间的电流通道，且其具有一被连接用于接收该偏置电压的栅极；和一第六晶体管，其具有一形成于该输出端和该第二内结点之间的电流通道，且其具有一连接至该一条位线的栅极。
14.按照权利要求5的半导体存储器件，还包括一栅极电路，其按照一第一栅极信号和一第二栅极信号工作，且其被连接在该第一位线和该第二位线与该差分放大器之间。
15.按照权利要求14的半导体存储器件，其中分别响应该第一和第二栅极信号，该栅极电路连接该第一位线至该差分放大器的第一输入端，并连接该第二位线至该差分放大器的输出端，该差分放大器的第二输入端被构造为被施加该参考电压。
16.按照权利要求14的半导体存储器件，其中分别响应该第一和第二栅极信号，该栅极电路连接该第二位线至该差分放大器的第一输入端，并连接该第一位线至该差分放大器的输出端。
17.按照权利要求12的半导体存储器件，其中该第二工具包括一第五晶体管，其具有一形成于该电源电压和该第二位线之间的电流通道，且其具有一连接至该第二内结点的栅极；一第六晶体管，其具有一形成于该第二位线和一第三内结点之间的电流通道，且其具有一连接至该第一位线的栅极；以及一第七晶体管，其具有一形成于该第三内结点和该接地电压之间的电流通道，且其具有一被构造用于接收该第二控制信号的栅极。
18.一种半导体存储器件，包括一第一位线和一第二位线，其位于一第一区中并与多个存储单元连接；一偏置电压发生器电路，其按照一第一控制信号工作并被构造用于产生一基于参考电压的偏置电压；一驱动器电路，其被构造为被施加该偏置电压并被构造为按照该第一位线的电压变化驱动该第二位线；一开关，其被构造为按照一第二控制信号电连接该第一和第二位线；一读出放大器电路，其位于一第二区中并被构造用于读出和放大该第一位线和该第二位线间的电压差；其中该偏置电压发生器电路和该驱动器电路形成一差分放大器；且其中该驱动器电路和该开关被设置在该第二区，以及该偏置电压发生器电路被设置在一不同于该第一区和该第二区的第三区。
19.按照权利要求18的半导体存储器件，其中该第一控制信号被构造为在行激活前被激活且在该读出放大器电路被激活前被去激活。
20.按照权利要求18的半导体存储器件，其中该第一控制信号被构造为在行激活前被激活且在该读出放大器电路被激活后被去激活。
21.按照权利要求18的半导体存储器件，其中该第二控制信号被构造为在行激活前的一预定时间期间内被激活。
22.按照权利要求18的半导体存储器件，其中该偏置电压发生器电路包括一第一晶体管，其具有一形成于一电源电压和一被构造用于输出该偏置电压的第一内结点之间的电流通道，且其具有一连接至该第一内结点的栅极；一第二晶体管，其具有一形成于该第一内结点和一第二内结点之间的电流通道，且其具有一被构造用于接收该参考电压的栅极；一第三晶体管，其具有一形成于该第二内结点和一接地电压之间的电流通道，且其具有一被连接用于接收该第一控制信号的栅极；一第四晶体管，其具有一形成于该电源电压和该第一内结点之间的电流通道，且其具有一被连接用于接收该第一控制信号的栅极。
23.按照权利要求22的半导体存储器件，其中该驱动器电路包括一第五晶体管，其具有一形成于该电源电压和该第二位线之间的电流通道，且其具有一连接至该第一内结点的栅极；一第六晶体管，其具有一形成于该第二位线和一第二内结点之间的电流通道，且其具有一连接至该第一位线的栅极；
24.按照权利要求22的半导体存储器件，其中该驱动器电路包括一第五晶体管，其具有一形成于该电源电压和该第二位线之间的电流通道，且其具有一连接至该第二内结点的栅极；一第六晶体管，其具有一形成于该第二位线和一第三内结点之间的电流通道，且其具有一连接至该第一位线的栅极；和一第七晶体管，其具有一形成于该第三内结点和该接地电压之间的电流通道，且其具有一连接至该第二控制信号的栅极。
25.按照权利要求18的半导体存储器件，其中当该第一和第二控制信号被激活时，通过该开关，一负反馈环路形成于该差分放大器，因此该差分放大器的输入偏置电压被消除。
26.按照权利要求25的半导体存储器件，其中在消除该差分放大器的输入偏置电压后，根据该第一位线的电压变化，该驱动器电路驱动该第二位线。
27.一种半导体存储器件，包括第一、第二、第三和第四位线，其位于一第一区中并与多个存储单元连接；一偏置电压发生器电路，其按照一第一控制信号工作并产生一基于参考电压的偏置电压；一第一驱动器电路，其被施加该偏置电压并按照该第一位线的电压变化驱动该第二位线；一第二驱动器电路，其被施加该偏置电压并按照该第三位线的电压变化驱动该第四位线；一第一开关电路，其按照一第二控制信号电连接该第一和第二位线；一第二开关电路，其按照该第二控制信号电连接该第三和第四位线；一第三开关电路，其分别根据该第一控制信号，提供该第一和第二驱动器电路的一放电通道；以及一读出放大器电路，其位于一第二区并分别读出和放大该第一和第二位线间的电压差和该第三和第四位线间的电压差；其中该偏置电压发生器电路、该第一驱动器电路和该第三开关电路形成一第一差分放大器；且该偏置电压发生器电路、该第二驱动器电路和该第三开关电路形成一第二差分放大器；以及其中该第一和第二驱动器电路和该第一至第三开关电路被设置在该第二区中，以及该偏置电压发生器电路被设置在一不同于该第一和第二区的第三区中。
28.按照权利要求27的半导体存储器件，其中该第一驱动器电路包括一第一晶体管，其具有一形成于一电源电压和该第二位线之间的电流通道，且其具有一被连接用于接收该偏置电压的栅极；和一第二晶体管，其具有一形成于该第二位线和该第三开关电路之间的电流通道，且其具有一连接至该第一位线的栅极。
29.按照权利要求27的半导体存储器件，其中该第二驱动器电路包括一第一晶体管，其具有一形成于一电源电压和该第二位线之间的电流通道，且其具有一被连接用于接收该偏置电压的栅极；和一第二晶体管，其具有一形成于该第二位线和该第三开关电路之间的电流通道，且其具有一连接至该第一位线的栅极。
30.按照权利要求27的半导体存储器件，还包括一第一栅极电路，其根据第一和第二栅极信号工作并连接于该第一和第二位线与该第一差分放大器之间；和一第二栅极电路，其根据该第一和第二栅极信号工作并连接于该第三和第四位线与该第二差分放大器之间。
31.按照权利要求30的半导体存储器件，其中该第一差分放大器具有一连接至该第一位线的第一输入端、一被施加该参考电压的第二输入端、和一连接至该第二位线的输出端。
32.按照权利要求31的半导体存储器件，其中根据该第一和第二信号，该第一栅极电路连接该第一位线和该第一差分放大器的第一输入端，并连接该第二位线和该第一差分放大器的输出端。
33.按照权利要求30的半导体存储器件，其中该第二差分放大器具有一连接至该第三位线的第一输入端、一被施加该参考电压的第二输入端、和一连接至该第四位线的输出端。
34.按照权利要求33的半导体存储器件，其中根据该第一和第二信号，该第一栅极电路连接该第三位线和该第一差分放大器的第一输入端，并连接该第四位线和该第一差分放大器的输出端。
35.按照权利要求33的半导体存储器件，其中根据该第一和第二信号，该第一栅极电路连接该第四位线和该第一差分放大器的第一输入端，并连接该第三位线和该第一差分放大器的输出端。
36.按照权利要求27的半导体存储器件，其中当该第一和第二控制信号被激活时，通过该第一开关电路，一负反馈环路形成于该第一差分放大器，因此该第一差分放大器的一输入偏置电压被消除。
37.按照权利要求36的半导体存储器件，其中在消除该第一差分放大器的输入偏置电压后，根据该第一位线的电压变化，该第一驱动器电路驱动该第二位线。
38.按照权利要求27的半导体存储器件，其中当该第一和第二控制信号被激活时，通过该第二开关电路，一负反馈环路形成于该第二差分放大器，因此该第二差分放大器的一输入偏置电压被消除。
39.按照权利要求38的半导体存储器件，其中在消除该第二差分放大器的输入偏置电压后，根据该第三位线的电压变化，该第二驱动器电路驱动该第四位线。
40.一种半导体存储器件，包括一第一位线和一第二位线，均与位于一第一区中的多个存储单元连接；一第一偏置电压发生器电路，其按照一第一控制信号工作并产生一基于参考电压的第一偏置电压；一第二偏置电压发生器电路，其按照一第二控制信号工作并产生一基于该参考电压的第二偏置电压；一第一驱动器电路，其被施加该第一偏置电压并按照该第一位线的电压变化驱动该第二位线；一第二驱动器电路，其被施加该第二偏置电压并按照该第二位线的电压变化驱动该第一位线；一开关电路，其根据一第三控制信号电连接该第一和第二位线；以及一读出放大器电路，其位于一第二区并读出和放大该第一和第二位线间的电压差；其中该第一偏置电压发生器电路和该第一驱动器电路形成一第一差分放大器；且该第二偏置电压发生器电路和该第二驱动器电路形成一第二差分放大器；以及其中该第一和第二驱动器电路和该开关电路被设置在该第二区中，以及该第一和第二偏置电压发生器电路被设置在一不同于该第一和第二区的第三区中。
41.按照权利要求40的半导体存储器件，其中用于驱动该读出放大器的多个驱动器被设置在该第三区中。
42.按照权利要求40的半导体存储器件，其中该第一和第二信号是补充信号。
43.按照权利要求40的半导体存储器件，其中该第一和第二信号分别在行激活前被激活且在该读出放大器电路被激活前或者被激活后被去激活。
44.按照权利要求40的半导体存储器件，其中在行激活前的预定时间期间内，该第三控制信号被激活。
45.按照权利要求40的半导体存储器件，其中当该第一和第三控制信号被激活时，通过该开关电路在该第一差分放大器处形成一负反馈环路，因此该第一差分放大器的一输入偏置电压被消除。
46.按照权利要求40的半导体存储器件，其中在消除该第一差分放大器的输入偏置电压后，该第一驱动器电路按照该第一位线的电压变化驱动该第二位线。
47.按照权利要求40的半导体存储器件，其中当该第二和第三控制信号被激活时，通过该开关电路在该第二差分放大器处形成一负反馈环路，因此该第二差分放大器的输入偏置电压被消除。
48.按照权利要求47的半导体存储器件，其中在消除该第二差分放大器的输入偏置电压后，该第二驱动器电路按照该第二位线的电压变化驱动该第一位线。
49.一种半导体存储器件，包括第一、第二、第三和第四位线，其与位于一第一区的多个存储单元连接；一第一偏置电压发生器电路，其根据一第一控制信号工作并产生一基于参考电压的第一偏置电压；一第二偏置电压发生器电路，其根据一第二控制信号工作并产生一基于参考电压的第二偏置电压；一第一驱动器电路，其被施加该第一偏置电压并根据该第一位线的电压变化驱动该第二位线；一第二驱动器电路，其被施加该第一偏置电压并根据该第三位线的电压变化驱动该第四位线；一第一开关电路，其根据一第三控制信号电连接该第一和第二位线；一第二开关电路，其根据该第三控制信号电连接该第三和第四位线；一第三开关电路，其根据该第一控制信号提供该第一驱动器电路的放电通道；一第四开关电路，其根据该第二控制信号提供该第二驱动器电路的放电通道；以及一读出放大器电路，其位于一第二区中并分别读出和放大该第一和第二位线间的电压差和该第三和第四位线间的电压差；其中该第一偏置电压发生器电路、该第一驱动器电路和该第三开关电路形成一第一差分放大器；且该第二偏置电压发生器电路、该第二驱动器电路和该第四开关电路形成一第二差分放大器；以及其中该第一和第二驱动器电路和该第一至第四开关电路被设置在该第二区中，以及该第一和第二偏置电压发生器电路被设置在一不同于该第一区和该第二区的第三区中。
50.按照权利要求49的半导体存储器件，其中用于驱动该读出放大器的驱动器被设置在该第三区中。
51.按照权利要求49的半导体存储器件，其中该第一和该第二控制信号是补充信号。
52.按照权利要求51的半导体存储器件，其中该第一和第二信号在行激活前被激活且在该读出放大器被激活前或者被激活后被去激活。
53.按照权利要求49的半导体存储器件，其中在行激活前的预定时间期间内，该第三控制信号被激活。
54.按照权利要求49的半导体存储器件，其中当该第一和第三控制信号被激活时，通过该第一开关电路在该第一差分放大器处形成一负反馈环路，因此该第一差分放大器的一输入偏置电压被消除。
55.按照权利要求54的半导体存储器件，其中在消除该第一差分放大器的输入偏置电压后，该第一驱动器电路根据该第一位线的电压变化驱动该第二位线。
56.按照权利要求49的半导体存储器件，其中当该第二和第三控制信号被激活时，通过该第二开关电路在第二差分放大器处形成一负反馈环路，因此该第二差分放大器的一输入偏置电压被消除。
57.按照权利要求56的半导体存储器件，其中在消除该第二差分放大器的输入偏置电压后，该第二驱动器电路根据该第二位线的电压变化驱动该第一位线。
全文摘要
本发明提供一种包含偏置－补偿放大器电路的半导体存储器件。该偏置－补偿放大器电路使一触发读出放大器能执行稳定的读出操作，与其自身的偏置电压无关。一部分偏置－补偿放大器电路被设置在一第一区中(例如，包含该触发读出放大器的区域)，且另一部分被设置在一第二区中(例如，该触发读出放大器的驱动器所在的区域)，由于这种分布式配置结构，一偏置－补偿放大器电路可被包含在半导体存储器件中。
文档编号G11C11/409GK1471107SQ0314507
公开日2004年1月28日 申请日期2003年7月2日 优先权日2002年7月2日
发明者沈载润 申请人:三星电子株式会社