专利名称：复合存储电路和包括复合存储电路的半导体装置的制作方法
技术领域：
本发明涉及一种包括彼此并联的易失性存储电路与非易失性存储电路的复合存储电路，和一种包括该复合存储电路的半导体装置。
背景技术：
在电子计算机(例如个人计算机)等中应用的执行预定处理的半导体装置中，根据需要，配备有易失性存储电路，使得当该处理所必需的信息被顺序地存储在易失性存储电路中时执行所述处理。
这种易失性存储电路通过供电存储信息，并具有快速读取和写入的特点。然而，易失性存储电路还有这样的特性，那就是在电源关断、突然的电源故障等造成的供电中断时会丢失存储信息。这样，在供电中断后重新开启电源时，断电前存储的信息并不存在于易失性存储电路中。因此，供电中断前存储的信息不能被恢复。
近来，提出了一种瞬时接通(instant-on)技术。在瞬时接通技术中，存储电路包括相互并联的易失性存储电路和非易失性存储电路，与易失性存储电路中的存储信息相同的信息也被存储到非易失性存储电路中。这样，当因为电源关断或突然的电源故障等造成供电中断时，必要的信息存储到非易失性存储电路中。然后，供电恢复时，断电前的状态可以通过存储在非易失性存储电路中的信息立即恢复。
然而，在上述存储电路中，即使在已存储在非易失性存储电路中的信息与存储在易失性存储电路中的信息一致时，也必须执行向非易失性存储电路写入信息的写处理。因此，消耗了不必要的电能。
特别是，由于具有非易失性，非易失性存储电路需要很多电能来写入存储信息。这是阻碍功耗减小的一个因素。
发明内容
为解决上述问题，根据本发明的一个方面，提出一种复合存储电路，包括相互并联的易失性存储电路和非易失性存储电路，并设置成与易失性存储电路中的存储信息相同的信息被存储到非易失性存储电路中，该复合存储电路还包括判定电路，用于在存储在易失性存储电路中的存储信息被写入到非易失性存储电路中时，比较易失性存储电路中存储的第一存储信息与已经存储在非易失性存储电路中的第二存储信息。仅在第一存储信息与第二存储信息不一致时，第一存储信息才被写入非易失性存储电路。
在该复合存储电路中，判定电路包括比较判定装置，用于比较第一存储信息和第二存储信息；以及写入装置，仅当第一存储信息与第二存储信息不一致时向非易失性存储电路写入第一存储信息。
该复合存储电路中，非易失性存储电路包括用作存储装置的磁性隧道结(magnetic tunnel junction)元件。
该复合存储电路中，当向易失性存储电路的电功率供给减少时，存储在易失性存储电路中的存储信息被写入到非易失性存储电路。当电功率供给减少之后电供给恢复时，存储在非易失性存储电路中的存储信息返回到易失性存储电路。
该复合存储电路中，易失性存储电路和非易失性存储电路都包括供电装置，所述供电装置在供电减少时工作。
该复合存储电路中，非易失性存储电路包括用作存储装置的磁性隧道结元件。
该复合存储电路中，判定电路包括比较判定装置，用于比较第一存储信息与第二存储信息；写入装置，仅当第一存储信息与第二存储信息不一致时向非易失性存储电路写入第一存储信息。
该复合存储电路中，非易失性存储电路包括用作存储装置的磁性隧道结元件。
根据本发明的另外一个方面，一种包括复合存储电路的半导体装置包括判定电路，所述复合存储电路包括相互并联的易失性存储电路和非易失性存储电路，并配置成使得与存储在易失性存储电路中的存储信息相一致的信息被存储到非易失性存储电路，所述判定电路在向非易失性存储电路写入易失性存储电路中存储的存储信息时，比较存储在易失性存储电路中的第一存储信息与已经存储在非易失性存储电路中的第二存储信息。仅当第一存储信息与第二存储信息不一致时，第一存储信息才被写入非易失性存储电路。
在该半导体装置中，判定电路包括比较判定装置，用于比较第一存储信息和第二存储信息；以及写入装置，仅当第一存储信息与第二存储信息不一致时向非易失性存储电路写入第一存储信息。
该半导体装置中，非易失性存储电路包括用作存储装置的磁性隧道结元件。
该半导体装置中，当易失性存储电路的电功率供给减少时，存储在易失性存储电路中的存储信息被写入非易失性存储电路。当电功率供给减少后电供给恢复时，非易失性存储电路中存储的存储信息返回到易失性存储电路。
该半导体装置中，易失性存储电路和非易失性存储电路都包括供电装置，该供电装置在供电给减少时工作。
该半导体装置中，非易失性存储电路包括用作存储装置的磁性隧道结元件。
该半导体装置中，判定电路包括比较判定装置，用于比较第一存储信息和第二存储信息；以及写入器，仅当第一存储信息和第二存储信息不一致时向非易失性存储电路写入第一存储信息。
该半导体装置中，磁性隧道结元件用作存储装置。
图1是根据本发明的复合存储电路的电路图。
图2的时序图用于说明由图1的电路图所示的复合存储电路执行的处理。
图3的时序图用于说明图1的电路图所示的复合存储电路执行的处理。
具体实施例方式
根据本发明的复合存储电路和包含该复合存储电路的半导体装置，所述复合存储电路包括相互并联的易失性存储电路和非易失性存储电路，与存储在易失性存储电路中的存储信息相同的信息被存储到非易失性存储电路中。
所述复合存储电路还包括判定电路，用以比较存储在易失性存储电路中的第一存储信息与已经存储在非易失性存储电路中的第二存储信息，并在向非易失性存储电路写入易失性存储电路中存储的存储信息时，判断第一存储信息与第二存储信息是否相等。
当判定电路判定第一存储信息与第二存储信息不一致时，第一存储信息被写入到非易失性存储电路中。当判定电路判定第一存储信息与第二存储信息相等时，第一存储信息不被写入到非易失性存储电路。
这样，因为当第一存储信息与第二存储信息一致时不执行向非易失性存储电路的写入操作，因此向非易失性存储电路的写入次数就减少。因此，功耗减少。
特别是，在当易失性存储电路的电功率供给减少时，易失性存储电路中的存储信息被写入到非易失性存储电路中的情况下，仅当易失性存储电路中的存储信息因为供电减少将可能丢失时，才向非易失性存储电路写入易失性存储电路中存储的存储信息。
相应地，在该复合存储电路中，防止了在写信息没有从非易失性存储电路读取的情况下就被随后的写处理重写的写处理的发生。这样，功耗可以减少。
被写入到非易失性存储电路中的信息是供电减少后供电恢复时所用的信息。当供电恢复时，写入到非易失性存储电路的信息被写入易失性存储电路。这样，可以从易失性存储电路使用必要的信息，该易失性存储电路具有高的读取速度，并且可以实现快速的瞬时接通功能。
包含在半导体衬底上形成的上述复合存储电路的半导体装置在供电中断时能够通过使用该复合存储电路存储工作状态。另外，当供电恢复时，突然断电前的状态能够通过使用存储在复合存储电路中的信息立即快速恢复。
因此，如果该半导体装置构成一种电子装置或电装置，则能够容易地实现瞬时接通功能。
在这种情况下，不需要在同一半导体衬底上既形成易失性存储电路，又形成非易失性存储电路。易失性存储电路和非易失性存储电路可以在各自的半导体衬底上形成，使得易失性存储电路和非易失性存储电路使用需要的导线相并联。
参照附图描述本发明的实施例。特别指出，将按照下面的顺序给以说明
1)复合存储电路的说明2)供电中断时复合存储电路的执行过程的说明3)供电恢复时复合存储电路的执行过程的说明在下面的描述中，在非易失性存储电路中使用了包括磁存储器的磁存储电路。当然，该磁存储电路的使用不是必须的。非易失性存储电路可以包括EEPROM、闪存或者铁电存储器。
1)复合存储电路结构的说明图1示出了根据本发明一个实施例的复合存储电路1的电路图。复合存储电路1包括易失性存储电路2和非易失性存储电路3，它们使用第一连接线4和第二连接线5相互并联。
特别是，非易失性存储电路3通过判定电路6与易失性存储电路2相连。如下所述，在向非易失性存储电路3写入易失性存储电路2中存储的第一存储信息时，判定电路6比较第一存储信息和已经存储在非易失性存储电路3中的第二存储信息，仅当第一存储信息与第二存储信息不相等时才向非易失性存储电路3写入第一存储信息。
本实施例中，易失性存储电路2、非易失性存储电路3和判定电路6在半导体衬底上提供，易失性存储电路2是设置在系统LSI芯片中的闩锁型存储电路。
易失性存储电路2包括用于信息保持的电源7，其由电容器构成；和第一开关晶体管8，其控制用于信息保持的电源7的操作。电源切换信号输入线9与第一开关晶体管8的栅极相连。根据从电源切换信号输入线9输入的电源切换信号输入来控制第一开关晶体管8，这样就控制了用于信息保持的电源7的操作。
与其它存储电路和元件相连的第一导线10和第二导线11还与易失性存储电路2相连。第一电路选择开关13和第二电路选择开关14都与电源分离信号输入线12相连，并且分别布置在第一连接线10和第二导线11上。根据电源分离信号输入线12上的电源分离信号输入，第一电路选择开关13和第二电路选择开关14被接通和关断。
第一连接线4的一端与第一导线10相连，并且第一连接线4在易失性存储电路2与第一电路选择开关13之间与第一导线10相连。同样，第二连接线5的一端与第二导线11相连，并且第二连接线5在易失性存储电路2与第二电路选择开关14之间与第二导线11相连。
另外，与读信号输入线15相连的第三电路选择开关16被布置在第一连接线4上。根据来自读信号输入线15的读信号的输入，第三电路选择开关16接通和关断。
如上所述，非易失性存储电路3中使用磁存储电路。信息“0”或“1”通过磁性隧道结元件M存储。因为如易失性存储电路2的闩锁型存储电路存储2-位信息，所以提供两个磁性隧道结元件M，使得非易失性存储电路3能够存储2-位信息。
磁性隧道结元件M与第一读取线17和第二读取线18相连。磁性隧道结元件M通过第一读取线17和第二读取线18与信息读取电路3a相连。因此，磁性隧道结元件M中的信息能够被读出。
与读信号输入线15相连的第一读取控制开关晶体管19布置在第一读取线17中，与读信号输入线15相连的第二读取控制开关晶体管20布置在第二读取线18中。如下所述，通过向读信号输入线15输入读信号，可使用信息读取电路3a读取磁性隧道结元件M中的信息。
信息读取电路3a包括由电容器构成的用于读取的电源21。信息读取电路3a还包括第二开关晶体管22，用于控制用于读取的电源21的操作。第二开关晶体管22的栅与电源切换信号输入线9相连。根据从电源切换信号输入线9输入的电源切换信号来控制第二开关晶体管22，由此控制了用于读取的电源21的操作。
本实施例中，非易失性存储电路3还包括均衡开关晶体管24，其基极与均衡(equalizing)信号输入线23相连。均衡开关晶体管24的一端与第一读取线17相连，且另一端与第二读取线18相连。
判定电路6包括比较判定部分6a和写驱动电路6b。比较判定部分6a包括多个与门电路。写驱动电路6b根据比较判定部分6a的判定结果向非易失性存储电路3执行写入。
比较判定电路6a包括第一与门电路26和第二与门电路27。第一与门电路26与写信号输入线25相连以接收写信号，并且接收存储在易失性存储电路3中的第二存储信息的信号。第二与门电路27接收从第一与门电路26输出的输出信号，并通过第二连接线5接收易失性存储电路2中的第一存储信息的信号。比较判定部分6a还包括第三与门电路28和第四与门电路29。第三与门电路28与写信号输入线25相连以接收写信号，并接收易失性存储电路3中的第二存储信息的信号。
第四与门电路29接收从第三与门电路28输出的输出信号，并通过第一连接线4接收存储在易失性存储电路2中的第一存储信息的信号。
这样，当比较判定部分6a判断易失性存储电路2中的第一存储信息与存储在非易失性存储电路3中的第二存储信息一致时，写驱动电路6b不工作。当存储在易失性存储电路2中的第一存储信息与存储在非易失性存储电路3中的第二存储信息不一致时，写驱动电路6b工作，使得在写入线30中流过用于写入操作的预设电流，所述写入线30连接到磁性隧道结元件M，这样，第一存储信息就被写入到磁性隧道结元件M中。
写驱动电路6b包括由电容器构成的用于写入的电源31。当供电中断时，在预设周期内，与磁性隧道结元件M相连的写入线30中产生用于写入的预设电流，从而确保了第一存储信息写入到磁性隧道结元件M中。
通常，系统LSI芯片包括很多存储电路1，并且就整个系统LSI芯片而言，存储在易失性存储电路2中的第一存储信息与存储在非易失性存储电路3中的第二存储信息相一致的概率是50％。这样，就整个系统LSI芯片而言，因为提供了判定电路6，向非易失性存储电路3的写入次数大约减少了一半，所以功耗也相应减少。
2)对供电中断时复合存储电路执行过程的说明下面参照图2所示时序图，描述供电中断时复合存储电路1的执行过程。不仅仅由断开电源操作导致的主电源关断，电源故障或意外麻烦也会导致供电中断。下面的说明，阐述了因为电源断开而造成的主电源关断的情况，这也是一般的供电中断状态。不管供电中断的原因如何，当供电中断时，都执行相同过程。
图2(a)是与包含复合存储电路1的系统LSI芯片的主电源关断一致的电功率时序图。当由于关断主电源导致供给系统LSI芯片的电功率的值小于或等于预设值时，系统LSI芯片的电源断开信号产生电路(未示出)工作。电源断开信号产生电路产生电源断开信号，如图2(b)所示。
电源分离信号产生电路(未示出)根据该电源断开信号来工作。电源分离信号产生电路产生一个电源分离信号，如图2(c)所示。
电源分离信号通过电源分离信号输入线12输入到第一电路选择开关13和第二电路选择开关14。第一电路选择开关13和第二电路选择开关14分别断开第一导线10和第二导线11。
断开第一导线10和第二导线11使得易失性存储电路2独立于其它通过第一导线10和第二导线11连接的存储电路和元件。这样，在供电中断后，防止信息输入到易失性存储电路2，并阻止了存储在易失性存储电路2中的存储信息被改动。
换句话说，如果第一导线10和第二导线11与其它存储电路或元件相连，因为供给易失性存储电路2的电功率减少，电荷从组成易失性存储电路2的晶体管的漏极耗散。这样，存储信息可能被自发更改。
尽管将传输门用于第一电路选择开关13和第二电路选择开关14，但也可以使用任何与传输门类似的、能够阻止构成易失性存储电路2的晶体管的电荷耗散的装置。
电源切换信号产生电路(未示出)根据电源断开信号工作。电源切换信号产生电路产生一个电源切换信号，如图2(d)所示。
电源切换信号通过电源切换信号输入线9输入到第一开关晶体管8，以从用于易失性存储电路2的电源切换到用于保持信息的电源7。而且，电源切换信号通过电源切换信号输入线9输入到第二开关晶体管22，以从用于信息读取电路3a的电源切换到用于读取的电源21。
即使因为主电源的关断而导致供电中断，通过操作用于信息保持的电源7和用于读取的电源21，易失性存储电路2能够将第一存储信息存储一段预定时间，非易失性存储电路3能够读取第二信息到判定电路6的比较判定部分6a。
在根据电源断开信号产生电源分离信号和电源切换信号的同时，写信号产生电路(未示出)根据电源断开信号进行工作。写信号产生电路产生一个写信号，如图2(e)所示。
写信号通过写信号输入线25输入到比较判定部分6a的第一与门电路26和第三与门电路28。比较判定部分6a比较从易失性存储电路2读取的第一存储信息与从非易失性存储电路3读取的第二存储信息。
当第一存储信息与第二存储信息一致时，没有必要向非易失性存储电路3写入第一存储信息。因而，写驱动电路6b不工作，该过程终止。
当第一存储信息与第二存储信息不一致时，写驱动电路6b工作，向非易失性存储电路3写入第一存储信息。用于写入的预设电路流过写入线30，并且存储在易失性存储电路2中的第一存储信息被写入到非易失性存储电路3，如图2(f)所示。
即使因为主电源关闭造成供电中断，通过在写驱动电路6b中提供用于写入的电源31，写驱动电路6b能够工作一段预定时间，并且第一存储信息能被写入到非易失性存储电路3。
如果在非易失性存储电路3中磁性隧道结元件M作为磁存储电路被使用，写入操作仅需要一个很短的时间段，例如大约几十个纳秒。这样可以降低用于信息保持的电源7、用于读取的电源21和用于写入的电源31的作为电能存储装置的能力。
用于信息保持的电源7、用于读取的电源21和用于写入的电源31需要具备向非易失性存储电路3执行写入的能力。如图2(f)和2(g)所示，直到向非易失性存储电路3写入第一存储信息的过程结束，易失性存储电路2才存储第一存储信息。
当主电源关断时，复合存储电路1执行上述过程。相应的，通过使用由于供电减少而产生的电源断开信号作为触发，将存储在易失性存储电路2中的第一存储信息写入到非易失性存储电路3，仅仅是在供电中断后的供电恢复时所必需的信息才能被存储在非易失性存储电路3中。这样，向非易失性存储电路3的写入次数大为减少。相应的，功耗减少。
3)供电恢复时复合存储电路的执行过程说明主电源关断导致供电中断后，供电恢复时的复合存储电路1的执行过程将参照图3所示的时序图予以阐述。
图3(a)是供电恢复时，从电源供给包含复合存储电路1的系统LSI芯片的电功率的时序图。当供给系统LSI芯片的电功率量到达预设值时，系统LSI芯片的开机信号产生电路(未示出)工作。开机信号产生电路产生一个开机信号，如图3(b)所示。
电源分离信号产生电路(未示出)根据开机信号工作。电源分离信号产生电路产生一个电源分离信号，如图3(c)所示。
电源分离信号通过电源分离信号输入线12输入到第一电路选择开关13和第二电路选择开关14。第一电路选择开关13和第二电路选择开关14分别切断第一导线10和第二导线11。
切断第一导线10和第二导线11使得易失性存储电路2独立于通过第一导线10和第二导线11相连的其它存储电路和元件。这样，非易失性存储电路3中的第二存储信息能够被写入到易失性存储电路2，而不受其它存储电路和元件的影响。
如图3(d)所示，读信号产生电路(未示出)与对系统LSI芯片开始供电同步产生一个读信号。该读信号通过读信号输入线15输入到第一读控制开关晶体管19和第二读控制开关晶体管20，以及第三电路选择开关16。
然后，根据开机信号，均衡信号产生电路(未示出)产生均衡信号，如图3(e)所示，并且将该均衡信号输入到均衡信号输入线23。
根据该均衡信号向均衡信号输入线23的输入，对易失性存储电路2的执行均衡过程，如图3(f)所示。这里，非易失性存储电路3中，根据读信号，第二存储信息被从磁性隧道结元件M读取到信息读取电路3a中。
通过中止均衡信号和输入读信号，非易失性存储电路3中存储的第二存储信息被读入到易失性存储电路2中，如图3(f)所示。
在第二存储信息被读入到易失性存储电路2以后，通过中止电源分离信号，分别被第一电路选择开关13和第二电路选择开关14切断的第一导线10和第二导线11相连接。这样，读入到易失性存储电路2的第二存储信息以及易失性存储电路2本身都变得可用。
当供电恢复时，复合存储电路1执行上述过程。因此，供电恢复时，通过将存储在非易失性存储电路中的存储信息返回到易失性存储电路，使得可以使用具有高读取速度的易失性存储电路中的必要信息。这样，实现了快速瞬时接通功能。
工业适用性(1)根据本发明的一个方面，提出一种复合存储电路，包括相互并联的易失性存储电路和非易失性存储电路，并设置成与易失性存储电路中的存储信息相同的信息被存储到非易失性存储电路中，该复合存储电路还包括判定电路，用于在存储在易失性存储电路中的存储信息被写入到非易失性存储电路中时，比较易失性存储电路中存储的第一存储信息与已经存储在非易失性存储电路中的第二存储信息。仅在第一存储信息与第二存储信息不一致时，第一存储信息才被写入非易失性存储电路。
这样，因为向非易失性存储电路的写入次数可减少，所以功耗也减少。
(2)在该复合存储电路中，判定电路包括比较判定装置，用于比较第一存储信息和第二存储信息；以及写入装置，仅当第一存储信息与第二存储信息不一致时，向非易失性存储电路写入第一存储信息。
这样，判定电路能够快速执行判定过程。当第一存储信息与第二存储信息不一致时，可以确保将第一存储信息写入到非易失性存储电路。
(3)该复合存储电路中，非易失性存储电路包括用作存储装置的磁性隧道结元件。
这样，当第一存储信息被写入到非易失性存储电路中时，可以在相对短的时间内执行写入。
(4)该复合存储电路中，当供给易失性存储电路的电功率减少时，存储在易失性存储电路中的存储信息被写入到非易失性存储电路中。当电功率供给减少后供电恢复时，存储在非易失性存储电路中的存储信息返回到易失性存储电路中。
这样，仅当存储在易失性存储电路中的存储信息可能因为供电减少将要丢失时，可以确保向非易失性存储电路写入易失性存储电路中存储的存储信息。这减少了向非易失性存储电路的写入次数，从而降低功耗。另外，被写入到非易失性存储电路中的信息是在供电减少后恢复供电时的必要信息。此外，通过在供电恢复时将非易失性存储电路中的存储信息返回到易失性存储电路，能够使用易失性存储电路中的必要信息，该易失性存储电路具有高的读取速度。这样，可实现快速的瞬时接通功能。
(5)该复合存储电路中，易失性存储电路和非易失性存储电路都包括供电装置，该供电装置在供电减少时工作。
这样，即使供电减少了，供电装置也能够在预定时间段对易失性存储电路和非易失性存储电路进行操作。因此，可以确保向非易失性存储电路存入必要信息。
(6)该复合存储电路中，非易失性存储电路包括用作存储装置的磁性隧道结元件。
这样，当第一存储信息写入非易失性存储电路中时，可以在相对短的时间内执行写操作。
(7)该复合存储电路中，判定电路包括比较判定装置，用于比较第一存储信息和第二存储信息；以及写入装置，在第一存储信息与第二存储信息不一致时，向非易失性存储电路写入第一存储信息。
这样，判定电路能够快速执行判定过程。当第一存储信息与第二存储信息不一致时，可以确保向非易失性存储电路写入第一存储信息。
(8)该复合存储电路中，非易失性存储电路包括用作存储装置的磁性隧道结元件。
这样，当第一存储信息写入到非易失性存储电路时，可以在相对短的时间内执行写操作。
(9)根据本发明的另一个方面，涉及一种包括复合存储电路的半导体装置包括判定电路，所述复合存储电路包括相互并联的易失性存储电路和非易失性存储电路，并配置成使得与存储在易失性存储电路中的存储信息相一致的信息被存储到非易失性存储电路，所述判定电路在向非易失性存储电路写入易失性存储电路中存储的存储信息时，比较存储在易失性存储电路中的第一存储信息与已经存储在非易失性存储电路中的第二存储信息。仅当第一存储信息与第二存储信息不一致时，第一存储信息才被写入非易失性存储电路。
这样，因为向非易失性存储电路写入的次数减少，所以可以降低该半导体装置的功耗。
(10)该半导体装置中，判定电路包括比较判定装置，用于比较第一存储信息和第二存储信息；以及写入装置，仅当第一存储信息与第二存储信息不一致时向非易失性存储电路写入第一存储信息。
这样，判定电路能够快速执行判定。当第一存储信息与第二存储信息不一致时，可以确保向非易失性存储电路写入第一存储信息。
(11)该半导体装置中，非易失性存储电路包括用作存储装置的磁性隧道结元件。
这样，当第一存储信息写入到非易失性存储电路时，可以在相对短的时间内执行写操作。
(12)该半导体装置中，当供给易失性存储电路的电功率减少时，存储在易失性存储电路中的存储信息被写入到非易失性存储电路。在电功率供给减少后恢复供电时，非易失性存储电路中存储的存储信息返回到易失性存储电路。
这样，该半导体装置中，仅当存储在易失性存储电路中的存储信息将可能要因为供电减少而丢失时，可以确保向非易失性存储电路写入存储在易失性存储电路中的存储信息。这减少了向非易失性存储电路写入的次数，从而减少了该半导体装置中的功耗。另外，被写入到非易失性存储电路的信息是供电减少后的供电恢复时的必要信息。此外，供电恢复时通过将非易失性存储电路中的信息返回到易失性存储电路，这样可以使用易失性存储电路中的必要信息，而该易失性存储电路具有高的读取速度。这样，实现了快速瞬时接通功能。
(13)该半导体装置中，易失性存储电路和非易失性存储电路都包括供电装置，所述供电装置在电功率供给减少时工作。
这样，即使供电减少了，所述供电装置也能够在预定时间段对易失性存储电路和非易失性存储电路进行操作。相应的，可以确保向非易失性存储电路存入必要信息。
(14)该半导体装置中，磁性隧道结元件被用作存储装置。
这样，当向非易失性存储电路写入第一存储信息时，可以在相对短的时间内执行写操作。
(15)半导体装置中，判定电路包括比较判定装置，用来比较第一存储信息和第二存储信息；写入装置，仅当第一存储信息与第二存储信息不一致时，向非易失性存储电路写入第一存储信息。
这样，判定电路能够快速执行判定过程。当第一存储信息与第二存储信息不一致时，可以确保向非易失性存储电路写入第一存储信息。
(16)该半导体装置中，磁性隧道结元件被用作存储装置。
这样，当第一存储信息写入到非易失性存储电路中时，可以在相对短的时间内执行写操作。
权利要求
1.一种复合存储电路，包括相互并联的易失性存储电路和非易失性存储电路，并设置成与易失性存储电路中的存储信息相同的信息被存储到非易失性存储电路中，该复合存储电路还包括判定电路，用于在存储在易失性存储电路中的存储信息被写入到非易失性存储电路中时，比较易失性存储电路中存储的第一存储信息与已经存储在非易失性存储电路中的第二存储信息，其中仅在第一存储信息与第二存储信息不一致时，第一存储信息才被写入非易失性存储电路。
2.根据权利要求1所述的复合存储电路，其中判定电路包括比较判定装置，用于比较第一存储信息和第二存储信息；和写入装置，仅当第一存储信息与第二存储信息不一致时，向非易失性存储电路写入第一存储信息。
3.根据权利要求1或2所述的复合存储电路，其中，非易失性存储电路包括用作存储装置的磁性隧道结元件。
4.根据权利要求1所述的复合存储电路，其中当提供给易失性存储电路的电功率减少时，存储在易失性存储电路中的存储信息被写入到非易失性存储电路中；和当电功率减少后供电恢复时，存储在非易失性存储电路中的存储信息返回到易失性存储电路。
5.根据权利要求4所述的复合存储电路，其中，易失性存储电路和非易失性存储电路都包括供电装置，所述供电装置在电功率减少时工作。
6.根据权利要求4或5所述的复合存储电路，其中非易失性存储电路包括用作存储装置的磁性隧道结元件。
7.根据权利要求4或5所述的复合存储电路，其中，判定电路包括比较判定装置，用于比较第一存储信息和第二存储信息；和写入装置，仅当第一存储信息与第二存储信息不一致时，向非易失性存储电路写入第一存储信息。
8.根据权利要求7所述的复合存储电路，其中非易失性存储电路包括用作存储装置的磁性隧道结元件。
9.一种包括复合存储电路的半导体装置，所述复合存储电路包括相互并联的易失性存储电路和非易失性存储电路，并设置成与易失性存储电路中的存储信息相同的信息被存储到非易失性存储电路中，该半导体装置包括判定电路，用于在向非易失性存储电路写入易失性存储电路中存储的存储信息时，比较存储在易失性存储电路中的第一存储信息和已经存储在非易失性存储电路中的第二存储信息，其中仅当第一存储信息与第二存储信息不一致时，才向非易失性存储电路写入第一存储信息。
10.根据权利要求9中所述的半导体装置，其中，判定电路包括比较判定装置，用于比较第一存储信息和第二存储信息；和写入装置，仅当第一存储信息与第二存储信息不一致时，向非易失性存储电路写入第一存储信息。
11.根据权利要求9或10所述的半导体装置，其中非易失性存储电路包括用作存储装置的磁性隧道结元件。
12.根据权利要求11所述的半导体装置，其中，当提供给易失性存储电路的电功率减少时，存储在易失性存储电路中的存储信息被写入到非易失性存储电路中；并且当电功率减少后供电恢复时，存储在非易失性存储电路中的存储信息返回到易失性存储电路。
13.根据权利要求12所述的半导体装置，其中，易失性存储电路和非易失性存储电路都包括供电装置，所述供电装置在电功率供给减少时工作。
14.根据权利要求12或13所述的半导体装置，其中，非易失性存储电路包括用作存储装置的磁性隧道结元件。
15.根据权利要求12或13所述的半导体装置，其中判定电路包括比较判定装置，用于比较第一存储信息和第二存储信息；和写入装置，仅当第一存储信息与第二存储信息不一致时，向非易失性存储电路写入第一存储信息。
16.根据权利要求15所述的半导体装置，其中非易失性存储电路包括用作存储装置的磁性隧道结元件。
全文摘要
本发明的一个目的是提供一种复合存储电路，其包括包含相互并联的易失性存储电路和非易失性存储电路的存储电路，通过向非易失性存储电路存储与存储在易失性存储电路中相同的存储信息，该复合存储电路布置成具有瞬时接通功能，并能减少功耗，还提供一种包括该复合存储电路的半导体装置。根据本发明，在复合存储电路和包括该复合存储电路的半导体装置中，提供了判定电路用于当向非易失性存储电路写入易失性存储电路中存储的存储信息时，比较存储在易失性存储电路中的第一存储信息与已经存储在非易失性存储电路中的第二存储信息，所述复合存储电路包括相互并联的易失性存储电路和非易失性存储电路，并且仅当第一存储信息与第二存储信息不一致时，才向非易失性存储电路写入第一存储信息。
文档编号G11C11/41GK1685439SQ0382311
公开日2005年10月19日 申请日期2003年7月22日 优先权日2002年7月29日
发明者森山胜利, 森宽伸, 冈崎信道 申请人:索尼株式会社