专利名称：非易失性半导体存储装置以及行线短路故障检测方法
技术领域：
本发明涉及具有在行方向和列方向分别设置多个能存储1位或多位的非易失性的半导体存储单元，并为了从其中选择规定的存储单元或存储单元群在行方向和列方向分别配置多条行线和多条列线而形成的存储单元阵列的非易失性半导体存储装置，更具体地说，涉及具有行线的短路故障检测功能的非易失性半导体存储装置，以及，非易失性半导体存储装置中的行线的短路故障检测方法。
背景技术：
近几年的半导体集成电路技术的进步使在非易失性半导体存储装置中存储单元的缩小引起的大容量化也取得长足的进展，并且使用的晶体管和配线等的设计规则也正在微细化。在现有的非易失性半导体存储装置中，在测试作为存储单元阵列的1个缺陷的行线短路故障时的测定方法中有泄漏行(Leaky Row)测定(用于测试在邻接的行线之间有无泄漏的测定)。
以下，根据具有图4所例示的现有的行短路故障检测功能的非易失性半导体存储装置，说明关于泄漏行测定的概要。
如图4所示那样，非易失性半导体存储装置具备存储单元阵列1，行译码器电路2，列译码器电路3，公用源极线驱动器4，方式转换电路5，升压电路6，以及用于从测试电压源接受测试电压的供给的外部连接垫片7。非易失性半导体存储装置除上述以外，与一般的半导体存储器相同，也具有地址输入电路，数据输入输出电路，控制信号输入电路等外围电路，但由于与泄漏测定的说明没有直接关系，因此省略了图示。
存储器单元阵列1，例如，纵横地配置并阵列化用单体的浮置栅型MOSFET构成的存储器单元，并且为了从其中选择规定的存储器单元或存储器单元群在横方向(行方向)和纵方向(列方向)分别配置多条行线WL和多条列线BL而构成。多条行线WL由n+1条行线WL0～WLn组成，并变成在横方向(行方向)与存储器单元晶体管的控制栅连接，能施加规定的电压的构成。另外，多条列线BL在图4中由m+1条列线BL0～BLm组成，在纵方向(列方向)与存储器单元晶体管的漏极连接，并被提供给与存储器单元的数据传送(读出和写入)。另外，各存储器单元晶体管的源极被公用化，并被连接到公用源极线CS。
行译码电路2选择多条行线WL0～WLn的一部分并有选择地能设定与其它的非选择的行线不同的电压电平而构成，作为用于向行线施加驱动电压的行线选择电路，行驱动器0～n各自不同地被连接到各行线WL0～WLn，在各行驱动器0～n中根据未图示的地址信号配置了译码成各行线的选择、非选择信号的行前置译码器。行驱动器0～n和行前置译码器各自形成行译码电路2的后级部分2a和前级部分2b。
在作为代表性的非易失性半导体存储装置的快速存储器等中，当在写入时等的行线选择时，例如，外加9V那样的高电压。为此，内装了用于在设备内部使非易失性半导体存储装置(设备)的电源电压(例如，3V和5V)升压的升压电路(充电泵电路)6。而且，行驱动器I(i＝0～n)变成作为用于对行线WLi在选择时外加9V，在非选择时外加0V的驱动电路的驱动器级(由晶体管Mpi2和Mni2组成)，以及为了使存取高速化(为了加快行线的选择、非选择转换速度)对驱动器级进行驱动的前置驱动器级(由晶体管Mpi1和Mni1组成)的2级构成。
列译码器电路3被连接到各列线BL0～BLm，在列译码器电路3内设置了在写入时、消去时在各自的列线BL0～BLm中外加规定的电压的驱动器，以及在读出时检测全部或被选择的一部分列线的电位的读出放大器等。另外，公用源极线驱动器4用写入时、消去时、读出时分别将规定的电压外加到公用源极线CS的驱动器构成。
方式转换电路5，对于用行前置译码器所选择的行驱动器，转换为在通常动作方式时外加从升压电路6输出的电压，或在测试方式时外加来自从外部连接垫片7供给的测试电压源的测试电压(Vpp)。在图4的例子中，用3种2输入1输出类型的输入选择电路8a～8c构成。另外，各输入选择电路8a～8c用1对开关元件构成，并变成通过方式转换信号将被外加到任何一方的输入端的电压供给输出端的构成，也可以将外加到两个输入端的电压分压，并将其中间电压供给输出端。
第1输入选择电路8a是在通常动作方式时和测试方式时转换Vpix电压(行驱动器的晶体管Mpi2的阱(反向栅(back gate))电压和晶体管Mpi1的阱(反向栅)电压以及源电压)的供给源的电路，第2输入选择电路8b是在通常动作方式时和测试方式时转换Vpx电压(行驱动器的晶体管Mpi2的源电压)的供给源的电路，第3输入选择电路8c是用于设定Vpg电压(晶体管Mpi1的栅极电压)的电路。第3输入选择电路8c不是单纯地在通常动作方式时和测试方式时转换电压的供给源，而是在通常动作方式时，使两个开关元件导通，通过电阻分压生成比Vpx电压低的电压的Vpg电压，由于使前置驱动器级的输出节点DGi上升到高电压9V，因此使晶体管Mpi1变成导通状态，并将该晶体管作为负载电阻成分使用。另一方面，在测试方式时，使Vpg电压固定在接地电位。
各输入选择电路8a～8c的各开关元件在通常动作方式时使SW1、SW3、SW5、SW6导通，而将SW2、SW4设定为非导通。另一方面，在测试方式时使SW2、SW4、SW6导通，而将SW1、SW3、SW5设定为非导通。
下面，说明关于邻接的行线间有无泄漏电流的检测方法。此外，若检测出泄漏电流，那么该行线之间变成短路故障。在测试方式时将公用源极线CS和各列线BL0～BLm接地。而且方式转换电路5象上述那样使SW2、SW4、SW6导通，而将SW1、SW3、SW5设定为非导通。如图2所示那样，在存储器单元阵列的全部行线WL0～WLn内，当选择1条行线并从外部连接垫片7外加测试用的电压Vpp(例如9V)时，测定流经该外部连接垫片7的电流(Ipp)。然后，每次一边依次选择行线，一边测定流经外部连接垫片7的电流Ipp。这时，例如若假定在图4的行线WL0上的节点A和行线WL1上的节点B的地方有行线间的短路故障，那么从外部连接垫片7经由开关元件SW4、晶体管MP02、WL0、WL1、晶体管MN12直到Vss(接地电位)形成电流通路，泄漏电流就会流过。因此，通过测定电流Ipp能够检测行线间的短路故障部位。
但是，由于与被选择的行线对应的行驱动器内的前置驱动器级的两个晶体管MP01、MN01其中任何1个在导通状态下穿透电流在流动，因此在已测定的电流Ipp中作为偏置电流就会时常包含该穿透电流成分。就是说，由于不管行线间有无短路故障，经常检测电流Ipp，因此有必要通过该电流值的大小判定有无短路故障。而且，由于在该穿透电流中也存在制造条件和测定温度等引起的偏差，若判定阈值的设定电平过高，那么微小的短路故障不能检测，相反，若过低，将增大误判合格产品为次品的可能性，因此存在着测定精度方面的问题。
另外，也存在为了缩短测试时间，如图3所示那样，通过选择以便使行线交互地变成非选择行线和选择行线，一次选择多条行线进行的泄漏测定技巧，但由于上述的穿透电流在与选择的行线对应的多个行驱动器中产生，穿透电流大幅度地增加，因此上述测定精度将进一步下降，一边维持测定制度一边谋求缩短测试时间是极端困难的。
作为其它的现有技术，在相互平行被配置的行线的测试时，通过预先使浮置，每隔1条行线设定为基准电压，同时，将测试电压外加到剩余的行线，使测试时间缩短的技术，例如，在日本专利公开公报(特开平7-192500号公报)中已被公布。但是，即使这样，对于考虑了象在上述现有技术中已说明的那样的存取高速化的行驱动器存在与上述相同的测定精度上的问题。
但是，在近几年来的非易失性半导体存储装置中，随着微细化的进展，进一步要求除去半导体制造时的故障缺陷，为了一次大量地生产，也强烈要求缩短测试时间，在上述现有技术中，由于测定时的测定误差变大，因此存在着不能可靠地挑选次品，进而也不能谋求缩短测试时间的问题。
发明内容
本发明就是鉴于上述的问题而形成的，其目的在于解决上述问题，并提供具有即使进行测试时间的缩短也能够正确地挑选次品的泄漏测定功能的非易失性半导体存储装置，以及在非易失性半导体存储装置中的行线的短路故障检测方法。
为达到此目的，涉及本发明的非易失性半导体存储装置，其特征在于，它具有在行方向和列方向分别配置多个能存储1位或多位的信息的非易失性的半导体存储器单元，为了从其中选择规定的存储器单元或存储器单元群，在行方向和列方向分别配置多条行线和多条列线而形成存储器单元阵列，并具备用于对选择该多条行线的一部分并有选择地供给与其它行线不同的电压电平的行译码器电路，在与通常动作方式不同的测试方式时，将从用于对被选择的所述行线供给测试电压的的测试电压源经过所述行译码器电路流过的电流通路在装置内部分离成流经被选择的所述行线的第1电流通路和不流经所述行线而流经行译码器电路内的第2电流通路的电流通路分离电路。
若依据上述特征构成，在将测试电压供给在测试时通过行译码器电路选择的一条或多条行线的场合，由于通过电流通路分离电路，流经被选择的行线的短路电流(邻接的与行线的短路、与列线的短路等引起的泄漏电流)通过第1电流通路，不流经行线例如在行译码器电路的动作上，流经行译码器电路内的直流电流成分通过第2电流通路，行线的短路电流和行译码器电路的直流电流成分完全被分离，因此若在第1电流通路上设置电流计，那么就能只使行线的短路电流与流经第2电流通路的电流成分分离并能高精度地独立测定。
该结果，在增加选择的行线的条数并谋求缩短测试时间的场合，由于没有测定流经第2电流通路的电流成分，因此能够照旧维持测定精度并谋求缩短测试时间。
而且，除上述特征构成以外，还希望用于从测试电压源接受测试电压的供给的外部连接垫片是对第1电流通路的垫片和对第2电流通路的垫片的2个系统设置。
若依据该特征构成，从测试电压源经由2个系统的垫片各自不同地独立能供给测试电压，谋求测试精度的提高，同时，在为了缩短测试时间增加一次选择的行线条数的场合，即使流经行驱动器电路内的直流成分与它成比例增加，也能用外部的测试电压源供给已增加的该电流部分，并能测定稳定的行线短路电流。
而且，除上述各特征构成外，行译码器电路的后级部分具备用于将与行线的选择、非选择状态相应的规定的电压外加到每个行线的多个行线选择电路，各个行线选择电路由驱动器级和驱动该驱动器级的前置驱动器级组成，第1电流通路是经由构成转换通常动作方式和测试方式的方式转换电路的多个开关元件中的至少1个以及驱动器级的负载元件流经行线的电流通路，也希望第2电流通路是经由该多个开关元件的其它至少1个流经前置驱动器级的电流通路。
若依据这样的特征构成，那么在与被选择的行线对应的行线选择电路中，在电路动作上即使在前置驱动器级存在电流成分，由于与流经行线的第1电流通路分离，因此也能够只对行线的短路电流进行高精度地检测。另外，在为了缩短测试时间增加一次选择的行线的条数的场合，即使流经前置驱动器级的电流成分与它成比例增加，由于不受已增加的该电流部分的影响，只对短路电流能够高精度地检测，因此能一边维持测定精度一边谋求测试时间的缩短。
而且，除上述各特征构成外，非易失性的半导体存储器单元还具有MOSFET构造，也希望具备在该MOSFET构造中在电路上能写入和消去信息的信息存储构造。在该场合，作为大容量的非易失性半导体存储装置是通常普及的快速存储器等的1晶体管型，即使对于存储器单元尺寸小的设备，由于本发明能够有效地适用，因此即使对于该大容量的非易失性半导体存储装置也能在短时间内高精度地测试行线短路故障。
涉及为达到上述目的本发明的大容量的非易失性半导体存储装置中的行线的短路故障检测方法，其特征在于，在具有在行方向和列方向分别配置多个能存储1位或多位信息的非易失性的半导体存储器单元，并且为了从其中选择规定的存储器单元或存储器单元群在行方向和列方向分别配置多条行线和多条列线而形成的存储器单元阵列的非易失性半导体存储装置中，对于选择多条行线的一部分并有选择地供给与其它行线不同的电压电平的行译码器电路，在与通常动作方式不同的测试方式时，将从用于对被选择的行线供给测试电压的测试电压源通过所述行译码器电路流过的电流通路各自不同地能电流计测地分离成流经被选择的行线的第1电流通路和不流经行线而在行译码器电路内流过的第2电流通路。
若依据上述特征，在将测试电压供给了在测试方式时通过行译码器电路选择的1条或多条行线的场合，流经被选择的行线的短路电流(邻接的与行线的短路、与列线的短路等引起的泄漏电流)通过第1电流通路，不流经行线，例如在行译码器电路的动作上，流经行译码器电路内的直流电流成分通过第2电流通路，由于各自不同地、能电流计测地被分离，因此若在第1电流通路上设置电流计，那么只使行线的短路电流与流经第2电流通路的电流成分分离、独立并能高精度地测定。
该结果，在增加选择的行线的条数并谋求测试时间的缩短的场合，由于流经第2电流通路的电流成分没有被测定，因此能够照旧维持测定精度并谋求测试时间的缩短。
图1是表示涉及本发明的非易失性半导体存储装置的一个实施形态的电路方框图。
图2是表示非易失性半导体存储装置的测试方式时的存储器单元阵列的行线的选择状态的一例的说明图。
图3是表示非易失性半导体存储装置的测试方式时的存储器单元阵列的行线的选择状态的其它一例的说明图。
图4是表示现有的非易失性半导体存储装置的一个实施形态的电路方框图。
具体实施例方式
以下，根据
关于涉及本发明的非易失性半导体存储装置，以及检测非易失性半导体存储装置的行线的短路故障的行线短路故障检测方法的实施形态。此外，关于与现有技术的非易失性半导体存储装置重复的部分在附图中附加相同的符号并说明。
如图1所示那样，涉及本发明的非易失性半导体存储装置10具备存储器单元阵列1，行译码器电路2，列译码器电路3，公用源极线驱动器4，方式转换电路5，升压电路6，以及用于从测试电压源接受测试电压的供给的2个外部连接垫片7a、7b。本发明装置10，除上述以外，与一般的半导体存储器相同，还具有地址输入电路，数据输入输出电路，以及控制信号输入电路等外围电路，但由于与作为本发明的对象的短路故障(泄漏行测定)的说明没有直接关系，因此省略了图示。
存储器单元阵列1，例如，纵横地配置用浮置栅型的1MOSFET构成的存储器单元Mij(i＝0～n，j＝0～m)并阵列化，为了从其中选择规定的存储器单元或存储器单元群，在横方向(行方向)和纵方向(列方向)分别配置多条行线WL和多条列线BL而被构成。多条行线WL，在图中，由行线WL0～WLn的n+1条组成，变成了在横方向(行方向)与各存储器单元晶体管的控制栅连接，并能外加规定的电压的构成。另外，多条列线BL，在图中，由列线BL0～BLm的m+1条组成，在纵方向(列方向)与各存储器单元晶体管的漏极连接，并被提供给与存储器单元的数据传送(读出和写入)。另外，各存储器单元晶体管的源极被公用化，并被连接到源极线CS。
根据存储器单元的构造，作为本实施形态中的非易失性半导体存储装置10，假定有快速存储器和在电路上能写入、消去的EEPROM等。此外，存储器单元阵列1通常在1个设备内分割成多块设置，图1例示的实施形态中，图示了它的1块。
行译码器电路2选择多条行线WL0～WLn的一部分并有选择地能设定与其它非选择的行线不同的电压电平而被构成，作为用于向行线外加驱动电压的行线选择电路，行驱动器0～n各自不同地被连接到各行线WL0～WLn，在各行驱动器0～n中，配置了根据未图示的地址信号译码成各行线的选择、非选择信号的行前置译码器。行驱动器0～n和行前置译码器分别形成行译码器电路2的后级部分2a和前级部分2b。
在作为代表性的非易失性半导体存储装置的快速存储器等中，当在写入时等的行线选择时，例如，外加9V那样的高电压。为此，内装了用于在设备内部使非易失性半导体存储装置(设备)的电源电压(例如，3V和5V)升压的升压电路(充电泵电路)6。升压电路6在通常动作方式的读出、写入、消去的各动作时，以及在测试方式时，被构成能转换它的输出电压。
而且，各行驱动器i(i＝0～n)变成作为用于对行线WLi在选择时外加9V，在非选择时外加0V的驱动电路的驱动器级(由晶体管MPi2和MNi2组成)和为了使存取高速化(为了加快行线的选择、非选择转换速度)对驱动器级进行驱动的前置驱动器级(由晶体管MPi1和MNi1组成)的2级构成。此外，MPi1和MPi2是P型MOSFET，MNi1和MNi2是N型MOSFET。
列译码器电路3被连接到各列线BL0～BLm，在列译码器电路3内设置了在写入时、消去时将规定的电压外加到各自的列线BL0～BLm的驱动器，以及在读出时检测全部或被选择的一部分列线的电位的读出放大器等。另外，公用源极线驱动器4用在写入时、消去时、读出时分别将规定的电压外加到公用源极线CS的驱动器构成。
以上，关于存储器单元阵列1，行译码器电路2，列译码器电路3，公用源极线驱动器4，以及升压电路6与现有技术的已说明的构成相同。
转换通常动作方式和测试方式的方式转换电路5对于用行前置译码器2b选择的行驱动器2a，转换成在通常动作方式时外加从升压电路6输出的电压，或者，在测试时外加来自从外部连接垫片7a、7b供给的测试电压源的测试电压(Vpp和Vpb)。在本实施形态中，用3种2输入1输出类型的输入选择电路9a～9c构成。另外，各输入选择电路9a～9c用1对开关元件构成，并变成通过方式转换信号将被外加到任何一方的输入端的电压供给输出端的构成，也可以对被外加到两个输入端的电压进行分压，并将它的中间电压供给输出端。
第1输入选择电路9a是在通常动作方式时和测试方式时转换Vpix电压(驱动器级的晶体管Mpi2的阱(反向栅)电压、前置驱动器级的晶体管Mpi1的阱(反向栅)电压和源极电压)的供给源的电路，第2输入选择电路9b是在通常动作方式时和测试方式时转换Vpx电压(驱动器级的晶体管Mpi2的源极电压)的供给源的电路，第3输入选择电路9c是用于设定Vpg电压(前置驱动器级的晶体管MPi1的栅极电压)的电路。
更详细地说，如图1所示那样，第1输入选择电路9a的2个输入端分别连接到第2输入选择电路9b的输出端(Vpx电压)和外部连接垫片7a的测试电压Vpp，并将任何一方的电压设定为Vpix电压。另外，第2输入选择电路9b的2个输入端分别连接到升压电路6的输出和外部连接垫片7b的测试电压Vpb，并将任何一方的电压设定为Vpx电压。第3输入选择电路9c的2个输入端连接到第2输入选择电路9b的输出端(Vpx电压)和接地电位(Vss)。但是，第3输入选择电路9c在通常动作方式时和测试方式时不是单纯地转换电压的供给源，而是在通常动作方式时使两个开关元件导通，通过电阻分压生成比Vpx电压低的电压的Vpg电压，由于将前置驱动器级的输出节点DGi上升为高电压9V，因此将晶体管MPi1变成导通状态，并将该晶体管作为负载电阻成分使用。另一方面，在测试方式时将Vpg电压固定为接地电位。
各输入选择电路9a～9c的各开关元件在通常动作方式时使SW1、SW4、SW5、SW6导通，而将SW2、SW3设定为非导通。另一方面，在测试方式时，使SW2、SW3、SW6导通，而将SW1、SW4、SW5设定为非导通。因此，在通常动作方式时，将升压电路6产生的、与读出时、写入时、消去时相应的规定的电压供给Vpix电压和Vpx电压。与此相对，在测试方式时，作为Vpix电压从外部连接垫片7a供给测试电压Vpp，作为Vpx电压从外部连接垫片7b供给测试电压Vpb，Vpg电压被固定在接地电位(Vss)。在测试方式时，通过将SW5设定为非导通，由于经由从Vpx电压到接地电位的第3输入选择电路9c的直流电流通路被遮断，因此若设定从Vpx电压到接地电位之间形成直流电流通路，那么将变成经由行线的电流通路(第1电流通路)。
下面，说明关于邻接的行线间的有无泄漏电流的检测方法。此外，若泄漏电流被检测，那么该行线间将变成短路故障。在测试方式时将公用源极线CS和各列线BL0～BLm接地。而且，方式转换电路5如上述那样使SW2、SW3、SW6导通，并将SW1、SW4、SW5设定为非导通。
如图2所示那样，若在存储器单元阵列的全部行线WL0～WLn内，选择1条行线从外部连接垫片7a外加测试电压Vpp(例如9V)，从外部连接垫片7b外加测试电压Vpb(例如9V)，那么作为Vpix电压供给测试电压Vpp，作为Vpx电压供给测试电压Vpb。
此处若将被选择的行线例如假定为WL0进行说明(相当于图2)，对于选择行线的行译码器0从行前置译码器2b，选择信号将前置驱动器级的晶体管MN01导通，将驱动器级的栅极电压DG0变成Vss电平，将上述Vpx电压(9V)供给行线WL0。
由于行线WL0以外的行线是非选择行线，从行前置译码器2b没有输出选择信号(Vss电平)，又因为各行译码器内的晶体管MN11～MNn1没有导通，因此上述Vpix电压(9V)通过前置驱动器级的晶体管MP11～MPn1，被外加到各自的驱动器级的栅极DG1～DGn，并使各行线WL1～WLn变成Vss电平。此外，被外加到全部的前置驱动器级的P型晶体管MP01～MPn1的栅极的电压将变成Vpg电压(Vss电平)。
此处，如图1所示那样，在假定在被选择的行线WL0上的节点A和邻接的行线WL1的节点B之间产生了行线间的短路故障，并在下面进行说明。
从外部连接垫片7b供给行线WL0的Vpx电压(＝测试电压Vpb)用上述通路(外部连接垫片7b-开关元件SW3-晶体管MP02)被外加到行线WL0，并经由行线短路部位节点A、B被外加到行线WL1。此处，由于行线WL1是非选择，因此晶体管MN12导通，由于Vss被外加到行线WL1，若在邻接的行线中有短路部位，那么短路电流就会从外部连接垫片7b流向Vss。另一方面，若在行线间没有短路，那么该短路电流Ipb就不流动。通过监视该短路电流Ipb能够测试行线短路故障。该电流通路将变成第1电流通路。
另一方面，在被选择的行线WL0的行译码器0的前置驱动器级中，由于晶体管MP01和晶体管MN01双方全都导通，因此直流穿透电流将会流过。
但是，由于作为晶体管MP01的源极电压的Vpix电压是从与将Vpx电压(＝测试电压Vpb)供给行线的外部连接垫片7b不同的外部连接垫片7a供给的测试电压Vpp，又因为该穿透电流的电流通路变成与流经上述行线的电流通路(第1电流通路)不同的第2电流通路，因此能将该穿透电流成分与在第1电流通路中被检测的电流成分分离，并能正确地测定流经行线短路部位的纯泄漏电流。该结果，不被制造条件和测试时的周围温度等引起的穿透电流的变动所控制，并能高精度地检测行线间的泄漏电流。
此处，在测试方式时，作为行线短路故障引起的泄漏电流通路的第1电流通路和不流经行线而在行译码器电路(在本实施形态中，其后级部分的行选择电路)内流过的第2电流通路由于通过构成方式转换电路5的输入选择电路9a、9b完全与外部连接垫片7a、7b分离，因此方式转换电路5，尤其是输入选择电路9a、9b作为分离第1电流通路和第2电流通路的电流通路分离电路而起作用。
另外，泄漏行测试如图3所示那样有时选择多条行线测定。在测定的性质上，选择相互不邻接的行线，并将剩余的行线变成Vss电平进行。即，如图示那样，例如在选择第奇数条行线，将第偶数条行线变成非选择的场合，在没有来自第奇数条行线的短路故障(泄漏电流)的场合，使奇偶反转，继续从剩余的行线中选择第偶数行线进行同样的测定。若是行线间的短路故障，就没有必要使偶奇反转，但为了同时检测从行线例如向列线等的行线以外的短路故障，决定最终一次选择全部行线。
在该测定中，由于全部流过的电流比只选择1条行线的场合变大，因此为了使一个短路故障的泄漏电流相对地减小，要求更正确地测定，但象本发明那样，由于即使行线选择电路的前置驱动器级的晶体管变成导通状态并产生穿透电流，电流也在与上述第1电流通路不同的通路(第2电流通路)中流过，又因为能正确地检测泄漏电流的有无，因此通过进行选择上述实施方法那样的多条行线的测试方法，能实现测试时间的缩短。
以上，若依据本发明，在测试方式时，在将测试电压供给了通过行译码器电路2选择的一条或多条行线的场合，由于通过电流通路分离电路，流经被选择的行线的短路电流(邻接的与行线的短路、与列线的短路等引起的泄漏电流)通过第2电流通路，不流经行线例如在行译码器电路2的动作上流经行译码器电路内的直流电流成分通过第2电流通路，使行线的短路电流和行译码器电路的直流电流成分完全分离，因此能只使行线的短路电流与流经第2电流通路的电流成分分离，并能够高精度地独立测定。该结果，在增加选择的行线的条数谋求测试时间的缩短的场合，由于流经第2电流通路的电流成分没有被测定，因此能够照旧维持测定精度谋求测试时间的缩短。
但是，在上述实施形态中，作为非易失性半导体存储装置假定了快速存储器和在电路上能写入消去的EEPROM等并进行了说明，但非易失性半导体存储装置不应受此限制，在所有类型的非易失性半导体存储装置都能够应用本发明。
尤其是，在用于向各行线外加驱动电压的行线选择电路中，当在测试方式时在电路动作上产生直流电流通路的场合以及在行线选择电路中使用多个电压电平的场合，对于不受非易失性半导体存储装置限制的所有半导体存储装置本发明是有效的。
在上述实施形态中，说明了关于在图1例示的行线选择电路中在测试方式时电路动作上产生直流电流通路(第2电流通路)的场合，但第2电流通路，即使当在与行线选择电路不同的电路中被形成的场合以及与行线选择电路一起在其它电路中也被形成的场合也同样能使用。另外，行线选择电路不应受图1例示的电路限制。
作为电流通路分离电路起作用的方式转换电路5的电路构成不一定受上述实施形态的电路构成的限制。
在上述实施形态中，在通常动作方式的读出、写入、消去的各动作时，假定了全部从升压电路6供给电源的场合，但在读出、写入、消去的一部分动作中只使用升压电路6，在其它动作时，直接从电源端子接受电源供给，或者是使用别的升压电路的形态也没有关系。
在上述实施形态中，将外部连接垫片7a、7b设定为测试时使用的测试垫片，但是，是兼作为在通常动作方式时使用的输入垫片和输入输出垫片等的形态也没有关系。
检测涉及本发明的行线的短路故障的行线短路故障检测方法，是晶片阶段的测试，还是组装后的封装阶段中的测试，尤其不管是哪个阶段的测试都没有关系。
虽然本发明根据一种优先实施例已被说明，人们知道，在不脱离本发明的精神和范围，由精通于此技术的人们能作各种修改和变更。因此本发明将根据后面的权利要求书进行估量。
权利要求
1.一种非易失性半导体存储装置，其特征在于，它具备在行方向和列方向分别配置多个能存储1位或多位的信息的非易失性的半导体存储器单元，为了从其中选择规定的存储器单元或存储器单元群，在行方向和列方向分别配置多条行线和多条列线而形成存储器单元阵列；选择该多条行线的一部分并有选择地供给与其它行线不同的电压电平的行译码器电路；以及用于在与通常动作方式不同的测试方式时，将从用于对被选择的所述行线供给测试电压的的测试电压源经过所述行译码器电路流过的电流通路在装置内部分离成流经被选择的所述行线的第1电流通路和不流经所述行线而流经行译码器电路内的第2电流通路的电流通路分离电路。
2.如权利要求1记载的非易失性半导体存储装置，其特征在于，用于从测试电压源接受测试电压的供给的外部连接垫片是对第1电流通路的垫片和对第2电流通路的垫片的2个系统设置。
3.如权利要求1记载的非易失性半导体存储装置，其特征在于，行译码器电路的后级部分具备用于将与行线的选择、非选择状态相应的规定的电压外加到所述每个行线的多个行线选择电路，各个行线选择电路由驱由驱动器级和驱动该驱动器级的前置驱动器级组成，所述第1电流通路是经由构成转换所述通常动作方式和所述测试方式的方式转换电路的多个开关元件中的至少1个以及驱动器级的负载元件流经所述行线的电流通路，所述第2电流通路是经由所述多个开关元件的其它的至少1个流经所述前置驱动器级的电流通路。
4.如权利要求1记载的非易失性半导体存储装置，其特征在于，所述非易失性的半导体存储器单元具有MOSFET构造，并具备在该MOSFET构造中在电路上能写入和消去信息的信息存储构造。
5.一种行线短路故障检测方法，它检测具有在行方向和列方向分别配置多个能存储1位或多位信息大非易失性的半导体存储器单元，并且为了从其中选择规定的存储器单元或存储器单元群在行方向和列方向分别配置多条行线和多条列线而形成的存储器单元阵列以及选择多条行线的一部分并有选择地供给与其它行线不同的电压电平的行译码器电路的非易失性半导体存储装置的所述行线短路故障，其特征在于，它包含这样的工序，即，在与通常动作方式不同的测试方式时，将从用于对被选择的行线供给测试电压的测试电压源通过所述行译码器电路流过的电流通路各自不同地能电流计测地分离成流经被选择的行线的第1电流通路和不流经行线而在行译码器电路内流过的第2电流通路。
6.如权利要求5记载的行线短路故障检测方法，其特征在于，在所述分离工序中，所述测试电压分离成对于所述第1电流通路的外部连接垫片和对于所述第2电流通路的外部连接垫片的2个系统，并从所述测试电压源供给。
7.如权利要求5记载的行线短路故障检测方法，其特征在于，所述行译码器电路的后级部分具备用于对每条所述行线外加与它的选择、非选择状态相应的规定电压的多个行线选择电路，各个所述行线选择电路由驱动器级和驱动该驱动器级的前置驱动器级组成，在所述分离工序中，所述第1电流通路作为经由构成转换所述通常动作方式和所述测试方式的方式转换电路的多个开关元件中至少1个和所述驱动器级的负载元件流经所述行线的电流通路而被形成，所述第2电流通路作为经由所述多个开关元件的其它的至少1个流经所述前置驱动器级的电流通路被形成。
8.如权利要求5记载的行线短路故障检测方法，其特征在于，所述非易失性的半导体存储器单元具有MOSFET构造，并具备在该MOSFET构造中在电路上能写入和消去信息的信息存储构造。
全文摘要
本发明涉及非易失性半导体存储装置以及行线短路故障检测方法。它具备用于在装置内部对于选择存储器单元阵列(1)的多条行线的一部分并有选择地供给与其它的行线不同的电压电平的行译码器电路(2)，在与通常动作方式不同的测试方式时，将从用于对被选择的行线供给测试电压的测试电压源通过行译码器电路(2)流过的电流通路分离成流经被选择的行线的第1电流通路，以及不流经行线而在行译码器电路(2)内流过的第2电流通路的电流通路分离电路，作为用于从测试电压源接受测试电压的供给的外部连接垫片(7a、7b)，设置对于第1电流通路的垫片(7a)的垫片和对于第2电流通路的垫片(7b)的2个系统。
文档编号G11C16/02GK1505056SQ200310115800
公开日2004年6月16日 申请日期2003年11月28日 优先权日2002年11月28日
发明者丹野昭一 申请人:夏普株式会社