专利名称：半导体存储器件的制作方法
技术领域：
本发明涉及一种半导体存储器件，其具有由动态随机存取存储器(DRAM)构成的存储单元阵列和用于以定时器周期执行刷新操作的定时器。
背景技术：
随着在诸如蜂窝电话的移动设备中实现的特征和功能的增多，对更高容量的随机存取存储器(RAM)的要求也在快速地增长。
因此，出现了对使用具有高容量和低电流消耗的RAM的需求，而不是传统上使用的具有相对低电流消耗的异步静态随机存取存储器(SRAM)。为了满足这个需求，组合了异步SRAM的易于系统设计和DRAM的易于提高容量的最佳属性的异步伪SRAM(PSRAM)正越来越多地用于移动设备(参见公开号为2003-85970的日本未决专利申请)。异步PSRAM是半导体存储器件，其存储器单元阵列由DRAM单元构成且具有异步SRAM外部接口。
图15是示出了如上面现有技术中所描述的现有半导体存储器件的框图。现有半导体存储器件具有用于存储数据的存储器单元阵列5。存储器单元阵列5是具有DRAM单元的存储区阵列，且是电容器单元的集合。芯片选择信号/CS是控制半导体存储器件的外部信号。如果外部信号/CS为高电平，则半导体存储器件处于备用模式；如果外部信号/CS为低电平，则该器件处于用于数据读或写的正常操作模式。
半导体存储器件还具有刷新请求信号生成定时器1。该刷新请求信号生成定时器1在允许存储器单元阵列5保存数据的周期内自动设置刷新请求信号RFR为高电平。外部信号/CS和刷新请求信号RFR被输入“与”电路9。在外部信号/CS为高电平时，“与”电路9生成高电平的输出信号E，因此，该器件处于备用模式，且刷新请求信号RFR为高电平。
“与”电路9的输出信号E被输入作为刷新操作单元的控制信号生成块2。当来自“与”电路9的输出信号E为高电平时，控制信号生成块2输出高电平的刷新控制信号D。另一方面，外部信号/CS被输入控制信号生成块3。当外部信号/CS为低电平且该器件处于正常操作模式下时，控制信号生成块3输出高电平的读/写控制信号C。
刷新控制信号D和读/写控制信号C被输入存储器单元阵列控制信号生成块4中。当刷新控制信号D为高电平或读/写控制信号C为高电平时，存储器单元阵列控制信号生成块4中输出存储器阵列核心控制信号MCC至存储器单元阵列5，以在存储器单元阵列5中执行刷新操作或读/写操作。
半导体存储器件还具有刷新地址7、复用器MUX 8和数据输入/输出缓冲器6。当刷新控制信号D为高电平时，刷新地址7接收刷新控制信号D并输出地址A0～Am至复用器MUX 8。复用器MUX 8接收刷新控制信号D、地址A0～Am和外部信号ADD0～ADDm。在当刷新控制信号D为高电平时的刷新操作模式下，复用器MUX 8依次从地址A0～Am中选择每个地址并把该地址作为信号B0～Bm输出至存储器单元阵列5，以在由信号B0～Bm指定的存储器单元阵列5的单元中执行刷新操作。另一方面，在当刷新控制信号D为低电平时的读/写操作模式下，复用器MUX 8从外部信号ADD0～ADDm中选择每个地址并把该地址作为信号B0～Bm输出，以在由信号B0～Bm指定的单元中执行读/写操作。此外，在读操作中，数据输入/输出缓冲器6接收从存储器单元阵列5输出的数据DATA0～DATAn，缓存该数据并把数据作为外部信号DQ0～DQn输出。另一方面，在写操作中，缓冲器6接收从外部输入的外部信号DQ0～DQn，缓存该数据并把数据作为DATA0～DATAn输入存储器单元阵列5。
下面对现有半导体存储器件的操作进行说明。图16A和16B是示出了上述现有半导体存储器和另一现有半导体存储器的操作的时序图，其将在后面分别描述。首先对刷新操作进行说明。外部信号/CS为高电平，因此该器件处于备用模式。在这种状态下刷新信号生成定时器1生成刷新请求信号RFR。由于外部信号/CS为高电平且刷新请求信号也为高电平，所以“与”电路9的输出信号E为高电平。因此，控制信号操作块2输出高电平的刷新控制信号D。然后，存储器单元阵列控制信号操作块4输出高电平的存储器阵列核心控制信号MCC，刷新地址7输出要刷新的地址A0～Am，并且复用器8依次选择地址A0～Am并输出信号B0～Bm至存储器单元阵列5。因此，在由信号B0～Bm指定的存储器单元阵列5的单元中执行刷新操作。
下面对读操作进行说明。读操作在外部信号/CS为低电平的正常操作期间执行。因此，“与”电路9的输出信号E总为低电平，不执行刷新操作。控制信号生成块3输出读控制信号C至存储器单元阵列控制信号生成块4和存储器单元阵列5。因此，存储器单元阵列控制信号生成块4输出高电平的存储器阵列核心控制信号MCC。在这种状态下外部信号ADD0～ADDm被输入复用器8，然后，复用器8依次从外部信号ADD0～ADDm中选择每个信号并把它们作为信号B0～Bm输出至存储器单元阵列5。因此，在由信号B0～Bm指定的存储器单元阵列5的单元中执行读操作。所读出的数据DATA0～DATAn被输入数据输入/输出缓冲器6，数据输入/输出缓冲器6缓存该数据并把数据作为外部信号DQ0～DQn输出。
下面对写操作进行说明。写操作也在外部信号/CS为低电平的正常操作期间执行。控制信号生成块3输出写控制信号C至存储器单元阵列控制信号生成块4和存储器单元阵列5。因此，存储器单元阵列控制信号生成块4输出高电平的存储器阵列核心控制信号MCC。在这种状态下外部信号ADD0～ADDm被输入复用器8，然后，复用器8依次从外部信号ADD0～ADDm中选择每个信号并把它们作为信号B0～Bm输出至存储器单元阵列5。同时，外部信号AQ0～Aqn被输入数据输入/输出缓冲器6，数据输入/输出缓冲器6缓存该数据并把数据作为数据ADD0～ADDn输出至存储器单元阵列5。因此，数据ADD0～ADDn被写入由信号B0～Bm指定的存储器单元阵列5的单元中。存储器阵列核心控制信号MCC在读和写操作中为高电平。
不可能并行执行刷新操作和读/写操作。在一般的DRAM单元阵列中，不能在一个区域上并行执行一系列的字选择、破坏性数据读、数据放大、数据写和字不选择的操作。
图16A示出了相继执行刷新操作和读操作的现有半导体存储器件的工作波形。在这个示例中，外部信号/CS的初始状态为高电平。不管外部是什么状态，都以固定的周期生成刷新请求信号RFR，其被变为高电平。因此，在外部信号/CS为高电平的所有周期(其是对应于如图16A中的阴影区域的周期)内，可以生成输出信号E(变为高电平)。如果紧接着在外部信号/CS从高电平变为低电平之前，输出信号E在阴影区域的后边沿变为高电平，则刷新控制信号D相应地从低电平变为高电平，从而开始刷新操作。存储器阵列核心控制信号MCC在刷新操作期间保持为高电平。因此，直到刷新操作结束才开始读操作。在刷新操作结束且刷新控制信号D从高电平变为低电平之后，读控制信号C从低电平变为高电平，开始读操作。存储器阵列核心控制信号MCC在读操作期间保持为高电平。在这种方式中，由于该器件直到刷新操作结束才开始读操作，所以需要至多在外部信号/CS变为低电平之后等待如图16A中的A0所表示的时间段，直到开始读操作为止。
如上所述，如图15所示的现有半导体存储器件存在这样的问题在在刷新操作之后执行读操作时，在开始取决于开始刷新操作的定时的读操作之前，存在着相当长的等待时间。
由于要实现越来越多的特征和功能，半导体存储器件应当不仅能够实现较高密度的封装，还应当能够实现较高速的读/写操作。但是，由于因刷新操作而导致读操作的开始受到延迟，所以如图15所示的这种半导体存储器件不能够实现高速操作。
在如图15所示的现有半导体存储器件中实现高速读/写操作的一种解决方法是应用一般的同步技术。图17是示出了向其应用了同步技术以提高高速操作的半导体存储器件的框图。在这种半导体存储器件中，与图15的半导体存储器件中相同的元件由相同的参考符号表示且略去多余的描述。这个半导体存储器件与图15的半导体存储器件的不同之处在于图17中的方框11所包围的部分。这个半导体存储器件具有时钟输入缓冲器10，用于从外部接收时钟信号CLK、根据输入的时钟信号CLK生成内部时钟信号INCLK并输出INCLK至控制信号生成块2和3。除此之外，这个半导体存储器件的结构与如图15所示的半导体存储器件的结构相同。
下面对如图17所示的半导体存储器件的操作进行说明。时钟信号CLK被从外部输入时钟输入缓冲器10。时钟输入缓冲器10缓存该时钟信号CLK，以生成内部时钟信号INCLK并输出INCLK至控制信号生成块2和3。如果外部信号/CS为高电平且刷新请求信号RFR也为高电平，则控制信号生成块2生成刷新控制信号D，即把刷新控制信号D设置为与内部时钟信号INCLK同步的高电平，从而在存储器单元阵列5中开始刷新操作。另一方面，如果外部信号/CS为低电平，则控制信号生成块3生成读/写控制信号C，即把读/写控制信号C设置为与内部时钟信号INCLK同步的高电平，从而在存储器单元阵列5中开始读/写操作。
图16B示出了相继执行刷新操作和读操作的这个现有同步半导体存储器件的工作波形。在这个示例中，外部信号/CS的初始状态为高电平。刷新请求信号RFR在固定的周期上变为高电平，而不管外部的状态。因此，在外部信号/CS为高电平的所有周期(其是对应于如图16B中的阴影区域的周期)内，输出信号E能够变为高电平。
这个半导体存储器件把刷新信号D与控制信号生成块2中的内部时钟信号INCLK同步。因此，如果在内部时钟信号INCLK在外部信号/CS为高电平的周期(其是对应于如图16B中的阴影区域的周期)内最后一次上升之后，刷新请求信号RFR变为高电平，因此输出信号E变为高电平，则刷新控制信号D不上升，从而不开始刷新操作。换言之，只在刷新请求信号RFR在内部时钟信号INCLK最后一次上升之前变为高电平时才开始刷新操作。因此，如图16B所示，外部信号/CS中的从高电平变为低电平以开始读操作的等待时间最大为A1。对比图16A和16B，同步操作中的等待时间A1短于非同步操作中的等待时间A0。在刷新操作之后执行写操作也是相同的。
在这种方式中，通过向现有半导体存储器件应用一般同步技术，可以把等待时间减少A2＝A0-A1，以加快读/写操作。如果刷新请求信号RFR在内部时钟信号INCLK最后一次上升之后变为高电平，则在这个定时上不执行刷新操作而是推迟至下一定时。刷新操作的周期例如是大约50μs(微秒)而在DRAM中需要刷新操作的周期例如是最多大约100ms(毫秒)。因此，即使刷新操作曾被推迟执行，也没有擦除存储器单元阵列中的数据。
但是，如图17所示的同步半导体存储器件存在这样的问题应用了同步技术的较高速操作致使备用模式下的电流消耗增加。这个半导体存储器件生成用于同步刷新操作的内部时钟信号INCLK。因此，对于内部时钟信号INCLK的操作需要消耗额外的电流。图18是示出了外部信号/CS为高电平的备用模式下的如图17所示的半导体存储器件的工作波形的时序图。大约每50μs生成刷新请求信号RFR。如图18所示，内部时钟信号INCLK在没有生成刷新控制信号D的时间段内保持工作，从而消耗了电流。
最近，如图17所示的这种半导体存储器件通常被用作为移动设备的存储器。例如在作为移动设备的典型的蜂窝电话中，降低备用模式下的电池消耗以提高操作时间特别重要。因此，移动设备中的存储器需要使用在备用模式下具有大容量和低电池消耗且能够实现高速读/写操作的半导体存储器件。但是，图17中的半导体存储器件实现了高速操作，但是其具有高功耗，如上所述。
为了解决这个问题，已提出了使时钟信号在备用模式下部分停止的半导体存储器件(例如参见公开号为2002-184180的日本未决专利申请，图2和7)。根据这种技术，在同步DRAM中提供了时钟输入缓冲器，用于从外部接收时钟信号并把时钟信号分配给内部元件；命令输入缓冲器，用于输入与时钟信号同步的命令；地址输入缓冲器，用于输入与时钟信号同步的地址；以及数据输入缓冲器，用于输入与时钟信号同步的数据。在数据保存模式下，时钟信号只提供给命令输入缓冲器，而不提供给地址输入缓冲器和数据输入缓冲器。
但是，这种现有技术存在着下面的问题。虽然这种半导体存储器件在数据保存模式下能够停止提供时钟信号给地址输入缓冲器和数据输入缓冲器，但是由于在数据保存模式下需要执行刷新操作，需要该命令来控制刷新操作，所以不能停止提供时钟信号给命令输入缓冲器。因此，在数据保存模式下消耗了一定量的电流。
如果上述半导体存储器件含有自动定时器来周期性地执行刷新操作，则这个问题可以解决，因为这免除了从外部输入用于控制刷新操作的命令的要求且允许停止提供时钟信号给命令输入缓冲器。但是，当从数据保存模式切换至正常操作模式时，这种结构导致接收命令的延迟，如DATA SHEET ELPIDA 128M bits Mobile RAM Document No.E0195E50(Ver.5.0)，P.43 tRC1 spec in the figure of Self Refresh(Entryand Exit)中所描述。因此，读操作的延迟阻碍了高速操作。
发明内容
考虑到上述问题，本发明的目的是提供一种具有自动刷新功能、具有由DRAM构成的存储器阵列、能够实现高速和低电流消耗操作的半导体存储器件。
为了实现此目的，根据本发明的一个方面，提供了一种用于在正常操作模式下执行数据读/写操作并在备用模式下停止数据读/写操作的第一半导体存储器件，其包括存储器，用于存储数据，其被刷新以保持所存储的数据；以及时钟输入缓冲器，用于生成内部时钟信号，在备用模式下存储器中没有刷新请求时停止生成内部时钟信号。由于在备用模式下没有请求刷新存储器时时钟输入缓冲器没有生成内部时钟信号，所以可以降低备用模式下的电流消耗。
上述半导体存储器件可以进一步包括存储器单元阵列，用于存储数据；刷新定时器，用于以固定的周期输出刷新请求信号，以请求刷新存储器单元阵列；以及刷新操作单元，当在备用模式下刷新请求信号被输入时，该刷新操作单元与内部时钟信号同步地刷新存储器单元阵列，其中时钟输入缓冲器根据从外部输入的外部时钟信号生成内部时钟信号。由于刷新操作单元与内部时钟信号同步地刷新存储器单元阵列，所以可以防止在紧接着从备用模式到正常操作模式的模式切换之前开始刷新操作，从而降低了对读/写操作的等待时间，增强了高速操作。
在上述的半导体存储器件中，时钟输入缓冲器可以根据表示正常操作模式或备用模式的二进制信号与表示存在刷新请求的二进制信号之间的逻辑运算结果来停止生成内部时钟信号。优选地，在上述的半导体存储器件中，时钟输入缓冲器防止在内部时钟信号中出现险象。这允许了进一步增强半导体存储器件的较高速操作。
在上述的半导体存储器件中，在外部时钟信号为高电平的定时上进行刷新请求时，时钟输入缓冲器可以不把内部时钟信号变为高电平，但是响应于外部时钟信号变为高电平后的随后变为高电平，时钟输入缓冲器可以把内部时钟信号变为高电平。
根据本发明的另一方面，提供了一种用于在正常操作模式下执行数据读/写操作并在备用模式下停止数据读/写操作的半导体存储器件，其包括存储器单元阵列，用于存储数据；内部时钟信号输出电路，用于根据从外部输入的外部时钟信号来输出内部时钟信号；刷新操作单元，用于根据内部时钟信号来刷新存储器单元阵列；以及刷新请求信号输出电路，用于输出刷新请求信号，以请求刷新存储器单元阵列，其中在刷新请求信号的输出在备用模式下停止的条件下，内部时钟信号输出电路停止输出内部时钟信号。由于当刷新请求信号的输出在备用模式下停止时内部时钟信号输出电路不输出内部时钟信号，所以可以降低备用模式下的电流消耗。
在上述的半导体存储器件中，刷新请求信号输出电路可以以固定的周期输出刷新请求信号。上述半导体存储器件可以进一步包括逻辑电路，用于输出表示正常操作模式或备用模式的二进制信号与刷新请求信号之间的逻辑运算结果，其中内部时钟信号输出电路根据逻辑运算结果来控制内部时钟信号的输出。存储器单元阵列可以根据内部时钟信号来执行数据写或读。
优选地，在上述的半导体存储器件中，内部时钟信号输出电路防止在内部时钟信号中出现险象。这允许了增强较高速的操作。在开始输出内部时钟信号时外部时钟信号发生改变之后，内部时钟信号输出电路可以把内部时钟信号从第一逻辑电平改为第二逻辑电平，而在外部时钟信号为第二逻辑电平的定时上，刷新请求信号被输出时，保持停止内部时钟信号。此外，响应于外部时钟信号变为第二逻辑电平，内部时钟信号输出电路可以开始输出内部时钟信号。
在上述的半导体存储器件中，在开始输出内部时钟信号时外部时钟信号发生改变之后，内部时钟信号输出电路可以把内部时钟信号从第一逻辑电平改为第二逻辑电平，并且刷新操作单元可以根据内部时钟信号和刷新请求信号来刷新存储器单元阵列；此外，半导体存储器件可以包括一电路，在内部时钟信号输出电路的输出为第二逻辑电平的定时上刷新请求信号被输出时，该电路阻止刷新请求信号被输入到刷新操作单元。上述半导体存储器件可以进一步包括D触发器，其连接在内部时钟信号输出电路与刷新操作单元之间，具有接收刷新请求信号的D端子和在备用模式下作为刷新请求信号输入至刷新操作单元的Q输出。
根据本发明的另一方面，提供了一种半导体存储器件，其包括存储器单元阵列，其包括请求刷新的至少一个存储器单元；外部时钟端子，用于接收外部时钟；以及缓冲器，其连接至外部时钟端子，以接收外部时钟，在第一模式下，响应于外部时钟的变化，该缓冲器输出具有第一电平和与第一电平不同的第二电平的内部时钟，并且在第二模式下，在改变外部时钟的同时，该缓冲器输出第一和第二电平中的一个，从而通过内部时钟的第一和第二电平来进行刷新。在第一和第二模式下执行不同的内部时钟控制允许在每个模式下实现对刷新的正确控制。
上述半导体存储器件可以进一步包括定时器，用于生成刷新请求信号；第二外部端子，用于接收芯片选择信号；以及控制门，用于响应于刷新请求信号和芯片选择信号而生成内部时钟使能信号，该内部时钟使能信号具有对应于第一模式的第一逻辑电平和对应于第二模式的第二逻辑电平。
通过下面给出的详细描述和只是示出性的附图，可以更加全面地理解本发明的上述和其它目的、特征和优点，其中附图不应当被认为是本发明的限制。
图1是示出了根据本发明的第一实施例的半导体存储器件的框图；图2是示出了如图1所示的时钟输入缓冲器的框图；图3是用于根据本发明的实施例的半导体存储器件中的刷新操作和后续读操作的时序图；图4是用于根据本发明的实施例的半导体存储器件中的相继刷新操之间的操作的时序图；图5是用于说明本发明的实施例中的问题的时序图；图6A和6B是用于说明根据本发明的实施例中的问题的时序图；图7是示出了根据本发明的第二实施例的半导体存储器件的框图；图8是示出了如图7所示的具有防险象功能的时钟输入缓冲器的电路图；图9是示出了根据本发明的实施例的刷新请求信号与内部时钟信号之间的关系的时序图；图10A和10B是用于根据本发明的实施例的半导体存储器件中的刷新操作和后续读操作的时序图；图11是示出了根据本发明的第三实施例的半导体存储器件的框图；图12A和12B是示出了根据本发明的实施例的半导体存储器件的操作的时序图；图13是示出了根据本发明的第四实施例的半导体存储器件的框图；图14是如图13所示的时钟输入单元的电路图；
图15是示出了现有半导体存储器件的框图；图16A是示出了如图15所示的现有半导体存储器件的操作的时序图。
图16B是示出了如图17所示的另一现有半导体存储器件的操作的时序图；图17是示出了现有同步半导体存储器件的框图；图18是示出了在外部信号/CS为高电平的备用模式下的如图17所示的半导体存储器件的工作波形的时序图。
具体实施例方式
现在参考附图对本发明的优选实施例进行详细的描述。首先描述本发明的第一实施例。图1是示出了根据本实施例的半导体存储器件的框图。图2是示出了如图1所示的时钟输入缓冲器的框图。图3是在根据本实施例的半导体存储器件中的刷新操作之后执行读操作的时序图。图4是根据本实施例的半导体存储器件中的相继刷新操之间的操作的时序图。在图1中，与图15和17相同的组件由相同的参考符号表示且略去多余的描述。
图1的半导体存储器件与图17的现有传统半导体存储器件的不同之处在于由方框14所包围的部分。这个半导体存储器件具有“非”电路15，用于接收外部信号/CS；以及“或”电路16，用于接收“非”电路15的输出和刷新请求信号RER并把其逻辑和作为内部时钟使能信号INCE输出至时钟输入缓冲器10。刷新请求信号RFR以固定的周期生成，而不管外部的状态。
然后参考图2，时钟输入缓冲器10具有“与非”电路17，用于接收时钟信号CLK和内部时钟使能信号INCE并输出其逻辑积的反相信号。在“与非”电路17的输出端上，三个反相器18～20串联连接。最末级反相器20的输出被作为内部时钟信号INCLK输入至控制信号生成块2和3。除此之外，本实施例的半导体存储器件具有与如图17所示的现有半导体存储器件相同的结构。
现在，对具有上述结构的本实施例的半导体存储器件的操作进行说明。对刷新操作之后顺序执行读操作的情况进行说明。如图3所示，半导体存储器件以固定的周期从外部接收时钟信号CLK。例如，时钟信号CLK的频率是100MHz且周期是10ns。
在初始状态中，外部时钟信号为高电平且该器件处于备用模式下。因此，“非”电路15的输出为低电平。由于RFR的提供停止，所以不生成刷新请求信号RFR，因此，刷新请求信号RFR为低电平。因此，输入到“非”电路16中的两个信号都为低电平，且作为内部时钟使能信号INCE的“非”电路16的输出为低电平。在此，不管时钟信号CLK的情况，时钟输入缓冲器10中的“与非”电路17的输出都保持为低电平，且时钟输入缓冲器10不输出内部时钟信号INCLK。时钟输入缓冲器10停止生成/输出内部时钟信号INCLK。
在这种状态下，生成高电平的刷新请求信号RFR。因此，作为内部时钟使能信号INCE的“或”电路16的输出变为高电平。因而，“与非”电路17输出反相的时钟信号CLK，因此，时钟输入缓冲器10输出遵从外部时钟信号CLK的内部时钟信号INCLK至控制信号生成块2和3。因此，作为刷新操作单元的控制信号生成块2输出与内部时钟信号INCLK同步的刷新控制信号D，从而开始刷新操作。
在此之后，在刷新操作期间外部信号/CS变为低电平。由于“非”电路15变为高电平，所以从“或”电路16输出的内部时钟使能信号INCE即使在刷新操作结束和刷新请求信号RFR变为低电平之后也保持为高电平；因此，时钟输入缓冲器10持续输出内部时钟信号INCLK。然后，在刷新操作结束和刷新请求信号RFR变为低电平之后，控制信号生成块3输出高电平的读操作信号C，从而开始读操作。因而，数据从存储器单元阵列5读出并通过数据输入/输出缓冲器6作为外部信号DQ0～DQn输出。当执行写操作而不是读操作时也是相同的。除了上述的之外，本实施例的半导体存储器件以与图17的现有半导体存储器件相同的方式进行工作。
如图4所示，本实施例的半导体存储器件使刷新控制信号与内部时钟信号INCLK同步，从而实现了高速的读操作。此外，在外部信号/CS为高电平且刷新请求信号RFR为低电平期间，即没有生成刷新请求信号RFR且半导体存储器件不工作的备用模式下，“非”电路15和“或”电路16停止生成内部时钟信号INCLK，以不消耗电流，从而抑制了备用模式下的电流消耗。
现在对本发明的第二实施例进行说明。图5、6A和6B是解释说明本发明的第一实施例中的问题的时序图。图7是示出了根据本发明的第二实施例的半导体存储器件的框图。图8是示出了如图7所示的具有防险象功能的时钟输入缓冲器的电路图。图9是示出了本实施例的半导体存储器件中的刷新请求信号与内部时钟信号之间的关系的时序图。图10A和10B是分别在没有导致险象的定时上生成刷新请求信号时以及在导致险象的定时上生成刷新请求信号时、用于在刷新操作之后执行读操作的本实施例的半导体存储器件的时序图。
首先，对上述的本发明的第一实施例中的问题进行说明。如图5所示，在第一实施例中，险象12可能在依赖于刷新请求信号RFR的生成定时的内部时钟信号INCLK中出现。如图5的上面部分所示，如果刷新请求信号RFR在时钟信号CLK上升之前上升，则内部时钟信号INCLK的上升反映了时钟信号CLK的上升，并且其下降反映了时钟信号CLK的下一次下降，从而未致使出现险象。另一方面，如图5的下面部分所示，刷新请求信号RFR在时钟信号CLK上升之后上升，内部时钟信号INCLK在比反映时钟信号CLK的上升的定时晚的定时上上升。由于内部时钟INCLK的下降仍然表示时钟信号CLK的下降，所以在内部时钟信号INCLK中出现了险象12。
图6A示出了当内部时钟信号中未出现险象时根据第一实施例的半导体存储器件的操作，且6B示出了当内部时钟信号中出现险象时根据第一实施例的半导体存储器件的操作。如图6B所示，如果在内部时钟信号中出现险象12，则内部时钟信号INCLK在生成刷新请求信号RFR的时候生成，因此，与其同步生成刷新控制信号，从而开始刷新操作，其中刷新请求信号RFR的生成紧接在外部信号/CS从高电平变为低电平之前。因此，对比于未在内部时钟信号中出现险象的定时上生成刷新请求信号的情况，读操作的开始被延迟了如A3所示的时间。这降低了通过同步来提高操作速度的效果。
为了解决这个问题，如图7所示，第二实施例用具有防险象功能的时钟输入缓冲器21置换第一实施例的半导体存储器件中的时钟输入缓冲器10。除了上述的之外，本实施例的半导体存储器件的结构与第一实施例的结构相同。
如图8所示，具有防险象功能的时钟输入缓冲器21具有用于接收时钟信号CLK的“与非”电路22和”或非”电路23和用于接收内部时钟使能信号INCE的反相器24。反相器24的输出被输入”或非”电路23。
具有防险象功能的时钟输入缓冲器21还具有复位-置位触发器(R-S-FF)25。触发器25包括回路连接的两个反相器26和27以及并行连接的两个N晶体管28和29。反相器26的输入端和反相器27的输出端被连接至N晶体管28的漏极。N晶体管28的栅极作为触发器25的置位端子，且N晶体管28的源极被接地。反相器26的输出端和反相器27的输入端被连接至N晶体管29的漏极。N晶体管29的栅极作为触发器25的复位端子，且N晶体管29的源极被接地。此外，反相器26的输出端作为触发器25的Q端子。
“或非”电路23的输出被连接至触发器25的置位端子，其是N晶体管28的栅极。反相器24的输出被连接至触发器25的复位端子，其是N晶体管29的栅极。
具有防险象功能的时钟输入缓冲器21还具有用于接收反相器26的输出的反相器30和用于接收反相器30的输出的“与非”电路31。“与非”电路31的输出被输入“与非”电路22。
此外，具有防险象功能的时钟输入缓冲器21具有两个复位触发器(D-FF)32和33。触发器32和33的时钟端子接收“与非”电路22的输出，且复位端子接收“或非”电路23的输出。触发器32的D端子接收反相器30的输出，且触发器32的Q输出被连接至触发器33的D端子。触发器33的Q输出被输入“与非”电路31。
此外，具有防险象功能的时钟输入缓冲器21具有用于接收“与非”电路22的输出的反相器34。反相器34的输出被作为内部时钟信号INCLK从具有防险象功能的时钟输入缓冲器21输出。
现在对根据具有上述结构的第二实施例的半导体存储器件的操作进行说明。参考图7和8，D触发器33的Q输出的初始状态为高电平。在这种状态下，来自外面的时钟信号CLK和来自“或”电路16的内部时钟使能信号INCE被输入具有防险象功能的时钟输入缓冲器21。
当内部时钟使能信号INCE为高电平时的操作如下所述。由于输入高电平的内部时钟使能信号INCE，所以反相器24的输出为低电平。如果时钟信号CLK为低电平，则“或非”电路23的输出为高电平，以置位复位-置位触发器25。因此接通N晶体管28，以及反相器26的输入为低电平且反相器26的输出为高电平。因此，反相器30的输出为低电平且“与非”电路31的输出为高电平。因此，“与非”电路22的输出为高电平且内部时钟信号INCLK为低电平。
即使时钟信号CLK在这种状态下变为高电平，触发器25的Q输出或反相器26的输出端都保持为高电平，因此，“与非”电路31的输出保持为高电平。因此，当时钟信号CLK变为高电平时，“与非”电路22的输出变为低电平且内部时钟信号INCLK变为高电平。通过这种方式，在内部时钟使能信号INCE为高电平的情况中，内部时钟信号INCLK根据时钟信号CLK而工作。在这种状态下，如果时钟信号CLK下降两次，则触发器33的Q输出变为低电平，但是“与非”电路31的输出保持为高电平，且内部时钟信号INCLK保持高电平。
另一方面，当内部时钟使能信号INCE为低电平时的操作如下所述。由于输入低电平的内部时钟使能信号INCE，所以反相器24的输出为高电平。因此接通N晶体管29且触发器25被复位，以把触发器25的Q输出固定为低电平，且反相器30的输出变为高电平。在这种状态下，当时钟信号CLK下降一次时，“与非”电路22的输出上升一次，且触发器32的Q输出从低电平变为高电平。触发器33的Q输出保持为低电平。然后，当时钟信号CLK再次下降时，触发器33的Q输出从低电平变为高电平。因此“与非”电路31的输出保持为低电平，以把内部时钟使能信号INCE固定在低电平上。通过这种方式，如果内部时钟使能信号INCE从高电平变为低电平，则内部时钟信号INCLK固定为低电平且在输出两个周期之后停止。
此外，在当时钟信号CLK为高电平时内部时钟使能信号INCE从低电平变为高电平时的操作如下所述。即使当时钟信号CLK为高电平时内部时钟使能信号INCE变为高电平，“或非”电路23的输出仍然保持为低电平。因此，触发器25的Q输出也保持为低电平且内部时钟信号INCLK保持停止状态。另一方面，如果当时钟信号CLK为低电平时内部时钟使能信号INCE变为高电平，则“或非”电路23的输出变为高电平，且内部时钟信号INCLK通过上述的操作在时钟信号CLK变为高电平的下一定时上变为高电平。
因此，如图9、10A和10B所示，即使当时钟信号CLK为高电平时刷新请求信号RFR从低电平变为高电平且内部时钟使能信号INCE从低电平变为高电平，内部时钟信号INCLK也没有变为高电平且保持停止状态。然后，在时钟信号CLK变为高电平的下一定时上，内部时钟信号INCLK第一次变为与时钟信号CLK一致的高电平。在此之后，内部时钟信号INCLK与时钟信号CLK一同工作。因此，可以防止在内部时钟信号INCLK中出现险象。在图9和10B中，如内部时钟信号INCLK中的虚线所示的峰值表示实际上没有出现的险象12。除了上述的之外，本实施例的操作与第一实施例的相同。
如上所述，本实施例实现了防止在内部时钟信号INCLK中出现险象。如果在外部信号/CS从高电平变为低电平之前刷新请求信号RFR变为高电平，则不生成刷新控制信号，以推迟刷新操作。这防止了读操作被延迟且实现比第一实施例更高速的读操作。在刷新操作未开始的情况中，刷新请求信号未变为低电平而是保持为高电平，直到执行刷新操作的下一定时为止。本实施例的其它效果与第一实施例的相同。
然后，对本发明的第三实施例进行说明。图11是示出了根据本实施例的半导体存储器件的框图。图12A和12B是示出了半导体存储器件的操作的时序图。与第二实施例一样，本实施例克服了第一实施例中的在内部时钟信号中出现险象的问题。
本实施例的半导体存储器件与第一实施例的不同之处在于如图11中的方框35所包围的部分。这个半导体存储器件具有D触发器36。D触发器36的时钟端子接收从时钟输入缓冲器10输出的内部时钟信号INCLK。D触发器36的D端子接收从刷新请求信号生成定时器1输出的刷新请求信号RFR。D触发器36的Q端子输出刷新请求信号RFR2至“与”电路9。从刷新请求信号生成定时器1输出的刷新请求信号RFR未被输入“与”电路9中。除了上述的之外，本实施例的结构与第一实施例相同。
第三实施例的半导体存储器件的操作如下所述。如图11、12A和12B所示，从刷新请求信号生成定时器1输出的刷新请求信号RFR被输入D触发器36的D端子。在D触发器36中，刷新请求信号RFR与内部时钟信号INCLK同步且作为刷新请求信号RFR2输出至“与”电路9。在此，如果在内部时钟信号INCLK为高电平时刷新请求信号RFR被输入D触发器36，则不生成刷新请求信号RFR2，因此阻止了刷新请求信号RFR2被输入控制信号生成块2。在内部时钟信号INCLK上升的下一定时上生成刷新请求信号RFR2，从而开始刷新操作。因此，即使在内部时钟信号中出现险象，也不会在出现险象的定时上开始刷新操作。因此，没有在内部信号/CS从高电平变为低电平之前立即开始刷新操作的情况；因此，不会延迟读操作的开始。在不开始刷新操作的情况中，刷新请求信号RFR和RFR2没有变为低电平而是保持为高电平，直到执行刷新操作的下一定时为止。除了上述的之外，本发明的半导体存储器件与第一实施例相同的方式来操作。
如上所述，本实施例实现了比第一实施例高速的读操作。本实施例的其它效果与第一实施例的相同。
最后对本发明的第四实施例进行说明。图13是示出了根据本实施例的半导体存储器件的框图。图14是如图13所示的时钟输入单元的电路图。如图13和14所示，本实施例把本发明应用到在如上所述的公开号为2002-184180的日本未决专利申请中所描述的现有半导体存储器件中，提供了自刷新SDRAM。本实施例把现有半导体存储器件中的时钟输入缓冲器置换为时钟输入单元41，且把刷新请求信号生成定时器1置于命令解码器和命令锁存器之间。刷新请求信号生成定时器1通过自动刷新输入信号SRE的输入来启动并以固定的周期自动输出刷新请求信号RFR。时钟输入单元41接收自动刷新输入信号SRE和刷新请求信号RFR并输出时钟信号CLK1和CLK2。
在本实施例的半导体存储器件中，刷新请求信号生成定时器1在自动刷新输入信号SRE变为高电平时被启动。命令锁存器通过刷新请求信号RFR来控制信号REF。信号REF与时钟信号CLK1同步生成。
这种结构允许在模式从自动刷新状态返回至正常模式时快速生成信号RD和WR。此外，由于时钟信号CLK1只在自动刷新模式下请求刷新的时候工作，所以可以降低备用模式下的功耗。
从上面所描述的本发明显然可见，本发明的实施例可以变化为多种方式。这些变化不能脱离本发明的精神和范围，并且所有这种修改对本领域的技术人员是显而易见的且应当处于所附权利要求的范围之内。
权利要求
1.一种用于在正常操作模式下执行数据读/写操作并在备用模式下停止数据读/写操作的第一半导体存储器件，其包括存储器，用于存储数据，其被刷新以保持所存储的数据；以及时钟输入缓冲器，用于生成内部时钟信号，在备用模式下存储器中没有刷新请求时停止生成内部时钟信号。
2.如权利要求1所述的半导体存储器件，进一步包括存储器单元阵列，用于存储数据；刷新定时器，用于以固定的周期输出刷新请求信号，以请求刷新存储器单元阵列；以及刷新操作单元，当在备用模式下刷新请求信号被输入时，该刷新操作单元与内部时钟信号同步地刷新存储器单元阵列，其中时钟输入缓冲器根据从外部输入的外部时钟信号生成内部时钟信号。
3.如权利要求1所述的半导体存储器件，其中，时钟输入缓冲器根据表示正常操作模式或备用模式的二进制信号与表示存在刷新请求的二进制信号之间的逻辑运算结果来停止生成内部时钟信号。
4.如权利要求1所述的半导体存储器件，其中，时钟输入缓冲器防止在内部时钟信号中出现险象。
5.如权利要求2所述的半导体存储器件，其中在外部时钟信号为高电平的定时上进行刷新请求时，时钟输入缓冲器不把内部时钟信号变为高电平，但是响应于外部时钟信号变为高电平后的随后变为高电平，时钟输入缓冲器把内部时钟信号变为高电平。
6.一种用于在正常操作模式下执行数据读/写操作并在备用模式下停止数据读/写操作的半导体存储器件，其包括存储器单元阵列，用于存储数据；内部时钟信号输出电路，用于根据从外部输入的外部时钟信号来输出内部时钟信号；刷新操作单元，用于根据内部时钟信号来刷新存储器单元阵列；以及刷新请求信号输出电路，用于输出刷新请求信号，以请求刷新存储器单元阵列，其中在刷新请求信号的输出在备用模式下停止的条件下，内部时钟信号输出电路停止输出内部时钟信号。
7.如权利要求6所述的半导体存储器件，其中刷新请求信号输出电路以固定的周期输出刷新请求信号。
8.如权利要求6所述的半导体存储器件，进一步包括逻辑电路，用于输出表示正常操作模式或备用模式的二进制信号与刷新请求信号之间的逻辑运算结果，其中内部时钟信号输出电路根据逻辑运算结果来控制内部时钟信号的输出。
9.如权利要求6所述的半导体存储器件，其中，存储器单元阵列根据内部时钟信号来执行数据写或读。
10.如权利要求6所述的半导体存储器件，其中，内部时钟信号输出电路防止在内部时钟信号中出现险象。
11.如权利要求10所述的半导体存储器件，其中，在开始输出内部时钟信号时外部时钟信号发生改变之后，内部时钟信号输出电路把内部时钟信号从第一逻辑电平改为第二逻辑电平，而在外部时钟信号为第二逻辑电平的定时上，刷新请求信号被输出时，保持停止内部时钟信号。
12.如权利要求11所述的半导体存储器件，其中，响应于外部时钟信号变为第二逻辑电平，内部时钟信号输出电路开始输出内部时钟信号。
13.如权利要求6所述的半导体存储器件，其中，在开始输出内部时钟信号时外部时钟信号发生改变之后，内部时钟信号输出电路把内部时钟信号从第一逻辑电平改为第二逻辑电平，以及刷新操作单元根据内部时钟信号和刷新请求信号来刷新存储器单元阵列，半导体存储器件进一步包括一电路，在内部时钟信号输出电路的输出为第二逻辑电平的定时上刷新请求信号被输出时，该电路阻止刷新请求信号被输入到刷新操作单元。
14.如权利要求6所述的半导体存储器件，进一步包括D触发器，其连接在内部时钟信号输出电路与刷新操作单元之间，具有接收刷新请求信号的D端子和在备用模式下作为刷新请求信号输入至刷新操作单元的Q输出。
15.一种半导体存储器件，其包括存储器单元阵列，其包括请求刷新的至少一个存储器单元；外部时钟端子，用于接收外部时钟；以及缓冲器，其连接至外部时钟端子，以接收外部时钟，在第一模式下，响应于外部时钟的变化，该缓冲器输出具有第一电平和与第一电平不同的第二电平的内部时钟，并且在第二模式下，在改变外部时钟的同时，该缓冲器输出第一和第二电平中的一个，从而通过内部时钟的第一和第二电平来进行刷新。
16.如权利要求15所述的半导体存储器件，进一步包括定时器，用于生成刷新请求信号；第二外部端子，用于接收芯片选择信号；以及控制门，用于响应于刷新请求信号和芯片选择信号而生成内部时钟使能信号，该内部时钟使能信号具有对应于第一模式的第一逻辑电平和对应于第二模式的第二逻辑电平。
全文摘要
该半导体存储器件具有时钟输入缓冲器，用于输出内部时钟信号INCLK；“非”电路，用于接收外部信号/CS；以及“或”电路，用于接收“非”电路的输出和刷新请求信号RER并把其逻辑和作为内部时钟使能信号INCE输出至时钟输入缓冲器。时钟输入缓冲器具有用于接收时钟信号CLK和内部时钟使能信号INCE并输出其逻辑积的反相信号的“与非”电路。
文档编号G11C11/407GK1577625SQ200410062919
公开日2005年2月9日 申请日期2004年7月1日 优先权日2003年7月1日
发明者陶山典明 申请人:恩益禧电子股份有限公司