专利名称：半导体存储器的制作方法
技术领域：
本发明涉及一种具有动态存储单元、且具有局部刷新模式的半导体存储器。
背景技术：
便携电话等便携终端所需的存储容量正逐年增加。其中，动态RAM(下面称为DRAM)已替代现有的静态RAM(下面称为SRAM)，被用作便携终端的工作存储器。DRAM与SRAM相比，构成各存储单元的元件数量少，因此能够减小芯片尺寸，能够使芯片成本低于SRAM的芯片成本。
另一方面，安装在便携终端上的半导体存储器，为了能够长时间使用电池，要求低功耗。DRAM与SRAM不同，为了保持写入到存储单元中的数据，需要定期进行刷新动作。因此，将DRAM用作便携终端的工作存储器时，即使在未使用便携终端的状态下，仅为了保持数据也要耗电，导致电池消耗。
为了减少DRAM在待机时(低功耗模式时)的功耗，正在开发局部刷新技术(日本特开2000-298982号公报)。在具有局部刷新功能的DRAM中，在待机状态(局部刷新模式)下，通过限定保持数据的存储单元，从而减少要刷新的存储单元数。通过减少要刷新的存储单元，减少了刷新次数，所以能够削减局部刷新模式中的功耗。
下面，记载与本发明相关的现有技术文献。
专利文献1日本特开2000-298982号公报发明内容本发明的目的在于，对于具有动态存储单元、并具有局部刷新模式的半导体存储器，削减局部刷新模式中的功耗(待机电流)。
在本发明的第一方式中，在半导体存储器中，沿一个方向配置有3个以上的存储块，所述存储块具有动态存储单元、且不同时动作。配置在相互相邻的存储块之间的控制电路被与该控制电路相邻的存储块共用，所述控制电路与相邻的存储块中的一方的动作同步地动作。在配置于一个方向的两端的存储块的外侧分别配置的控制电路，分别与这些存储块的动作同步地动作。开关电路使各控制电路与和该控制电路相邻的存储块连接。
在仅保持部分存储单元的数据的局部刷新模式中，动作控制电路使与位于两端的存储块的外侧的控制电路对应的开关电路始终导通。因此，对两端的存储块进行存取时，与对除此以外的存储块进行存取时相比，能够减少导通的开关电路的数量(开关电路的导通/截止动作的频度)。因此，通过将局部区域设定为包括两端的存储块，从而能够削减局部刷新模式中的功耗(待机电流)。此处，局部区域表示在局部刷新模式中执行刷新动作的存储块。
例如，控制电路是读出放大器(sense amplifier)、预充电电路和列开关中的至少一个。开关电路是使与各存储块的存储单元连接的位线与这些电路连接的位线控制开关。
在本发明的第一优选方式中，开关电路由nMOS晶体管构成。提供给nMOS晶体管的栅极的开关控制信号的高电平电压是利用升压电压生成电路生成的升压电压。因此，为了导通开关电路，需要升压电压生成电路动作，半导体存储器整体的功耗增大。但是，在本发明中，如上所述，由于在局部刷新模式中动作的开关电路的数量少，所以能够增大功耗的削减效果。
在本发明的第一优选方式的另一例中，为了变更局部区域的大小，从半导体存储器的外部对模式寄存器进行设定。两端的存储块包括在可设定的多个局部区域中。因此，能够削减局部刷新模式中的功耗，而不依赖于所设定的局部区域的大小。
在本发明的第一优选方式的另一例中，刷新地址计数器依次生成用于刷新存储单元的刷新地址。局部区域中包含的存储块被分配给地址映射表中的地址小的一侧。刷新地址计数器在局部刷新模式中，输出将高位的至少1位固定为低电平的刷新地址。因此，能够提供不损害使用半导体存储器的用户的使用便利性、且局部刷新模式中的功耗低的半导体存储器。
在本发明的第二方式中，半导体存储器沿一个方向配置有具有动态存储单元的偶数个单元阵列。解码电路分别配置在如下位置相互相邻的单元阵列之间；以及配置在一个方向的两端的单元阵列的外侧。从一个方向的端部起第奇数个解码电路被分配彼此相同的地址。从一个方向的端部起第偶数个解码电路被分配彼此相同的地址。第奇数个解码电路和第偶数个解码电路被分配互不相同的地址。
配置在单元阵列之间的解码电路具有向两侧相邻的两个单元阵列输出解码信号的驱动器。配置在一个方向的两端的单元阵列的外侧的解码电路，具有向相邻的一个单元阵列输出解码信号的驱动器。局部区域被设定成包括与第偶数个解码电路的驱动器连接的存储单元。因此，能够相对地减少局部刷新模式中动作的解码电路的数量，能够削减功耗。此处，局部区域表示在仅保持存储单元的部分数据的局部刷新模式中执行刷新动作的存储单元。
例如，半导体存储器具有将高位地址解码的主解码器和根据主解码器的输出将低位地址解码的子解码器，上述解码电路是子解码器。并且，解码电路输出的解码信号被提供给与存储单元的传送晶体管的栅极连接的字线。
在本发明的第二优选方式的例子中，为了变更局部区域的大小，从半导体存储器的外部对模式寄存器进行设定。与第偶数个解码电路对应的存储单元包括在可设定的多个局部区域中。与第奇数个解码电路对应的存储单元不包括在可设定的多个局部区域中。因此，能够削减局部刷新模式中的功耗，而不依赖于所设定的局部区域的大小。
图1是示出本发明的半导体存储器的第一实施方式的方框图。
图2是示出图1所示的存储核心的详细方框图。
图3是示出图2所示的行模块(row block)的地址映射表的说明图。
图4是示出第一实施方式中局部刷新模式中的刷新地址信号的状态的说明图。
图5是示出图2所示的虚线的粗虚线框A内的详细方框图。
图6是示出图5所示的虚线的粗虚线框B内的详细方框图。
图7是示出图5所示的虚线的粗虚线框C内的详细方框图。
图8是示出本发明的半导体存储器的第二实施方式的行模块的方框图。
图9是示出图8所示的子字解码器的详细电路图。
图10是示出第二实施方式中局部刷新模式中的刷新地址信号的状态的说明图。
图11是示出在本发明的半导体存储器的第三实施方式的局部刷新模式中的刷新地址信号的状态的说明图。
具体实施例方式
下面使用
本发明的实施方式。图中的双圆圈表示外部端子。
图中，粗线表示的信号线由多根构成。并且，粗线所连接的模块的一部分由多个电路构成。通过外部端子供给的信号使用与端子名相同的符号。
并且，传输信号的信号线使用与信号名相同的符号。
图1示出了本发明的半导体存储器的第一实施方式。该半导体存储器是在硅基板上使用CMOS工艺，形成为伪SRAM。伪SRAM具有DRAM的存储核心和SRAM的接口。伪SRAM在芯片内部定期进行刷新动作而不从外部接收刷新命令，由此来保持写入到存储单元中的数据。该伪SRAM例如存储容量为32M位(2M地址×16 I/O)，用作安装于便携电话等便携设备上的工作存储器。
伪SRAM具有如下动作模式通常动作模式，其执行读出动作、写入动作以及刷新动作；以及低功耗模式，其仅执行刷新动作。低功耗模式包括自刷新模式和局部刷新模式。在自刷新模式中，定期地刷新伪SRAM内的全部的存储单元。
在局部刷新模式中，仅定期地刷新伪SRAM内的部分存储单元。即，在自刷新模式中，保持全部存储单元的数据，在局部刷新模式中，仅保持部分存储单元的数据。在具有局部刷新模式的伪SRAM中，能够选择性地减少保持数据的存储容量，所以局部刷新模式中的功耗(待机电流)小于自刷新模式中的功耗。
读出动作和写入动作是根据通过外部端子供给的读出命令和写入命令来执行的。刷新动作根据在伪SRAM内部生成的刷新请求来执行，而无需被外部系统识别。
伪SRAM具有命令控制电路10、模式寄存器12、刷新定时器14、刷新地址计数器16、升压电压生成电路18、地址输入电路20、数据输入输出电路22、动作控制电路24、刷新控制电路26、地址切换电路28以及存储核心30。另外，图1中仅示出本发明的说明中所需的主要信号。
命令控制电路10接收从外部端子供给的命令信号CMD(例如，芯片使能信号/CE、写入使能信号/WE、输出使能信号/OE等)。命令控制电路10根据所接收到的命令信号CMD，输出用于执行读出动作的读出控制信号RDZ和用于执行写入动作的写入控制信号WRZ等。并且，命令控制电路10在命令信号CMD表示局部刷新模式时，根据模式寄存器12中设定的内容，激活局部刷新模式信号PMDZ。
模式寄存器12是用于设定伪SRAM的动作模式的寄存器。模式寄存器12是在通过命令端子CMD供给了模式寄存器设定命令时，根据提供给数据端子DQ的数据信号的逻辑电平来设定的。而且，根据模式寄存器12内的模式位(1位)，在低功耗模式中，设定为执行通常的自刷新(自刷新模式)，或执行局部刷新(局部刷新模式)。进一步，在设定为局部刷新模式时，根据模式寄存器12内的局部模式位PMD(2位)，将通过局部刷新来保持数据的存储容量设定为3种中的任意一种。
刷新定时器14按照预定的周期输出刷新请求信号RQ。刷新地址计数器16在已接收了低电平的局部模式信号PMDZ时(通常动作模式或自刷新模式)，根据刷新请求信号RQ，进行计数动作，输出12位的刷新地址信号RFA9-20。刷新地址信号RFA9-20是用于选择后述的字线WL的行地址信号。刷新地址计数器16在已接收了高电平的局部模式信号PMDZ时(局部刷新模式)，根据模式寄存器12的局部模式位PMD，将刷新地址信号RFA18-20的至少1位固定在低电平，根据刷新请求信号RQ，对剩余的位进行计数动作，作为刷新地址信号RFA9-20输出。
升压电压生成电路18将外部电源电压VDD升压，生成升压电压VPP。升压电压VPP用于后述的子字解码器SWD的电源电压(字线WL的高电平电压)以及后述的位线控制信号BT的高电平电压。
地址输入电路20接收从地址端子供给的地址信号AD0-20，将接收到的信号作为列地址信号CA0-8和行地址信号RA9-20输出。行地址信号RA9-20是为了在读出动作和写入动作中选择字线WL而提供的。列地址信号CA是为了在读出动作和写入动作中选择后述的位线BL、/BL而提供的。
数据输入输出电路22在读出动作时，将从存储核心30通过公用数据总线CDB传送的读出数据输出到外部端子DQ0-15。数据输入输出电路22在写入动作时，通过外部端子DQ0-15接收写入数据，通过公用数据总线CDB将接收到的数据传送给存储核心30。
动作控制电路24在接收到读出控制信号RDZ、写入控制信号WRZ以及刷新开始信号RSZ的任意一个时，输出用于控制存储核心30的动作的多个控制信号。控制信号包括确定字线WL的激活定时的信号；确定读出放大器的激活定时的信号(图6的PSA、NSA)；确定互补的位线BL、/BL的预充电定时(均衡定时(equalizing timing))的信号(图6的BRS)；以及使位线BL、/BL与读出放大器等控制电路连接的信号(图6的BTL、BTR)等。动作控制电路24具有判优器的功能，其确定使从外部供给的读出命令以及写入命令(命令信号CMD)，与内部产生的刷新命令(刷新请求信号RQ)中哪一个优先。动作控制电路24在响应刷新命令而执行刷新动作时，激活刷新信号REFZ(高电平)。
刷新控制电路26响应于刷新请求信号RQ，输出刷新开始信号RSZ。地址切换电路28在接收低电平的刷新信号REFZ时(通常动作模式)，将行地址信号RA9-20作为内部行地址信号IRA9-20输出。地址切换电路28在接收高电平的刷新信号REFZ时(局部刷新模式或自刷新模式)，将刷新地址信号RFA9-20作为内部行地址信号IRA9-20输出。即，在读出动作和写入动作中，选择从外部供给的行地址信号RA9-20，在刷新动作中，选择在内部生成的刷新地址信号RFA9-20。
存储核心30具有存储器阵列ARY、控制电路CNT、字解码器WDEC、列解码器CDEC、读出缓冲器SB和写放大器WA。存储器阵列ARY具有配置成矩阵状的多个易失性存储单元MC(动态存储单元)、和与存储单元MC连接的多个字线WL以及多个位线对BL、/BL。控制电路CNT具有后述的图6所示的读出放大器SA、预充电电路PRE以及列开关CSW。
存储单元MC与一般的DRAM存储单元相同，具有用于以电荷形式保持数据的电容器；和配置在该电容器与位线BL(或/BL)之间的传送晶体管。传送晶体管的栅极与字线WL连接。
字解码器WDEC具有后述的用于选择行模块RBLK的行解码器(未图示)；主字解码器MWD；以及用于选择字线WL的子字解码器SWD。主字解码器MWD根据内部行地址信号IRA11-16选择后述的主字线MWLX的任意一个，使所选择的主字线MWLX与来自动作控制电路24的控制信号同步地变化为低电平。子字解码器SWD根据内部行地址信号IRA9-10，选择与被激活的主字线MWLX对应的4根字线WL中的一个。列解码器CDEC根据列地址信号CA0-8，输出列线信号CL(参照图6)，该列线信号CL使分别将位线BL、/BL与本地数据总线LDB、/LDB连接的列开关CSW导通。
读出缓冲部SB在读出动作时将本地数据总线LDB、/LDB上的读出数据的信号量放大，输出到公用数据总线CDB。写入放大部WA在写入动作时将公用数据总线CDB上的写入数据的信号量放大，输出到本地数据总线LDB、/LDB。
图2示出了图1所示的存储核心30的详细情况。图中的带阴影线部分中，在多个电路模块上形成有共同的电路和配线的连接部等。存储核心30具有根据4位的内部行地址信号IRA17-20所选择的16个行模块RBLK0-RBLK15(存储块)。行模块RBLK0-RBLK15沿图的纵向Y配置。与行地址信号小的一侧对应的行模块RBLK0-1分别配置在纵向Y的两侧。控制电路CNT分别与单元阵列ARY对应，配置在相互相邻的行模块RBLK之间、以及位于纵向Y的两侧的行模块RBLK0-1的外侧。控制电路CNT通过开关电路SW与单元阵列ARY连接。控制电路CNT和开关电路SW的详细情况，将在后述的图6中说明。
各行模块RBLK0-RBLK15具有沿图的横向X配置的4个单元阵列ARY和5个子字解码器SWD。形成于各行模块RBLK0-15中的4个单元阵列ARY也被称为段(segment)。子字解码器SWD配置在相互相邻的单元阵列ARY之间、以及位于横向X的两端的单元阵列ARY的外侧。在各行模块RBLK中，在位于图中最右侧的子字解码器SWD的外侧配置有主字解码器MWD。图中的粗虚线框A示出了后述的图5中记载的区域。
图3示出了图2所示的行模块RBLK0-15的地址映射表。行模块RBLK0-15被从地址小的一侧起依次分配。各行模块RBLK0-15的存储容量为2M位(128k地址×16I/O)。另外，图示的地址信号AD不仅包括外部地址AD，还包括刷新地址信号RFA。
模式寄存器12的局部模式位PMD为2进制数的“00”时，保持用粗框示出的行模块RBLK0-7的存储容量、即16M位的数据。局部模式位PMD为2进制数的“01”时，保持用粗框示出的行模块RBLK0-3的存储容量、即8M位的数据(1/4局部模式)。局部模式位PMD为2进制数的“10”时，保持用粗框示出的行模块RBLK0-1的存储容量、即4M位的数据(1/8局部模式)。行模块RBLK0-1的数据在任何局部模式中均被保持。这样，在局部刷新模式中，能够选择性地减小保持数据的存储容量。另外，1/2、1/4、1/8表示在局部刷新模式中保持的存储容量相对于伪SRAM整体的存储容量(32M位)的比率。
图4示出第一实施方式中局部刷新模式中的刷新地址信号RFA20-9的状态。图1所示的刷新计数器16在1/2局部模式中(PMD＝“00”)将行地址信号的最高位RFA20固定为低电平(L)，使用剩余的位RFA19-9进行计数动作。刷新计数器16在1/4局部模式中(PMD＝“01”)将行地址信号的高位2位RFA20-19固定为低电平(L)，使用剩余的位RFA18-9进行计数动作。刷新计数器16在1/8局部模式中(PMD＝“10”)将行地址信号的高位3位RFA20-18固定为低电平(L)，使用剩余的位RFA17-9进行计数动作。
刷新地址信号RFA20-17用于选择行模块RBLK中的一个。因此，在1/2局部模式中，仅生成与行模块RBLK0-7对应的刷新地址信号RFA，仅保持行模块RBLK0-7的数据。在1/4局部模式中，仅生成与行模块RBLK0-3对应的刷新地址信号RFA，仅保持行模块RBLK0-3的数据。在1/8局部模式中，仅生成与行模块RBLK0-1对应的刷新地址信号RFA，仅保持行模块RBLK0-1的数据。即，构成图3所示的地址映射表。
刷新地址信号RFA16-11用于选择所选择的行模块RBLK内的主字线MWLX中的一个。刷新地址信号RFA10-9用于选择与所选择的主字线MWLX连接的4根字线WL中的一个。
图5示出图2所示的粗虚线框A内的详细情况。各行模块RBLK0-15通过在图的上下相邻的开关电路SW，与控制电路CNT(读出放大器等)连接。具体讲，存储单元MC通过互补的位线BL、/BL以及开关电路SW，与控制电路CNT连接。沿图的横向排列的开关电路SW的列分别根据位线控制信号BTL(或BTR)而同时动作。
位于行模块RBLK之间的控制电路CNT由相邻的两个行模块RBLK共用。位于存储核心30的两端的行模块RBLK0-1(未图示RBLK0)的外侧的控制电路CNT仅由相邻的一个RBLK0或行模块RBLK1使用。
开关电路SW是为了在两个行模块RBLK中使用控制电路CNT而设置的。在对相互相邻的两个行模块RBLK的一方进行存取时，与被这些行模块RBLK共用的各控制电路CNT对应的一对开关电路SW中的一方，对应于位线控制信号BTL、BTR而截止。在没有对进行行模块RBLK存取时，与各控制电路CNT对应的一对开关电路SW均导通。另一方面，与被一个行模块RBLK所占有的各控制电路CNT对应的开关电路SW始终导通，而与行模块RBLK的存取/非存取无关。
即，图1所示的动作控制电路24在局部刷新模式中，在对行模块RBLK1进行存取时，仅使与行模块RBLK15连接、位于行模块RBLK1侧的开关电路SW截止即可。行模块RBLK0也同样。相对于此，动作控制电路24在局部刷新模式中，在例如对行模块RBLK15进行存取时，必须使与行模块RBLK14连接且位于行模块RBLK15侧的开关电路SW、以及与行模块RBLK1连接且位于行模块RBLK15侧的开关电路SW均截止。
因此，为了对位于存储核心30的两端的行模块RBLK0-1进行存取所需的电力，少于对其它的RBLK2-15进行存取时所需的电力。这样，通过将存取中的功耗少的行模块RBLK0-1分配为在局部刷新模式中被存取的模块，从而与以往相比，能够削减局部刷新模式中的功耗。
字线WL与子字解码器SWD连接。各主字线MWLX共同与4个子字解码器SWD连接。而且，如上所述，与被激活的主字线MWLX连接的子字解码器SWD之中、根据内部行地址信号IRA9-10而选择的一个，将字线WL激活。
图6示出了图5所示的粗虚线框B内的详细情况。控制电路CNT由预充电电路PRE、读出放大器SA以及列开关CSW构成。存储器阵列ARY的位线BL、/BL如上所述，通过由位线控制信号BTL、BTR控制的位线控制开关BT(开关电路SW)，与控制电路CNT连接。
由nMOS晶体管构成的位线控制开关BT(开关电路SW)在栅极在接收高电平的位线控制信号BTL(或BTR)的期间导通，将单元阵列ARY内的位线BL(或/BL)与控制电路CNT内的位线BL(或/BL)连接。为了增大nMOS晶体管的栅极/源极之间的电压、降低导通电阻，位线控制信号BTL、BTR的高电平电压使用升压电压VPP。因此，为了改变位线控制信号BTL、BTR的逻辑电平，不仅在图1所示的动作控制电路24中耗电，在升压电压生成电路18中也耗电。因此，用于改变位线控制信号BTL、BTR的逻辑电平的功耗，比用于改变电压振幅为电源电压VDD的控制信号的逻辑电平的功耗大。在局部刷新模式中，通过降低升压电压VPP的使用频度，能够增大功耗的削减效果。
预充电电路PRE由用于将互补的位线BL、/BL分别与预充电电压线VPR(VII/2)连接的一对nMOS晶体管、以及用于将位线BL、/BL相互连接的nMOS晶体管构成。预充电电路PRE的nMOS晶体管的栅极接收从动作控制电路24输出的位线复位信号BRS。
读出放大器SA由电源端子分别与从动作控制电路24输出的读出放大器激活信号PSA、NSA的信号线连接的锁存电路构成。读出放大器激活信号PSA、NSA的信号线分别与构成锁存电路的pMOS晶体管和nMOS晶体管的源极连接。读出放大器SA与来自动作控制电路24的控制信号同步地动作，将位线BL、/BL上的数据的信号量放大。
列开关CSW由用于连接位线BL和本地数据总线LDB的nMOS晶体管、以及用于连接位线/BL和本地数据总线/LDB的nMOS晶体管构成。各nMOS晶体管的栅极接收图1所示的列解码器CDEC所生成的列线信号CL。读出动作时，由读出放大器SA放大的位线BL、/BL上的读出数据信号通过列开关CSW传递到本地数据总线LDB、/LDB。写入动作时，通过本地数据总线LDB、/LDB供给的写入数据信号，通过位线BL、/BL写入到存储单元MC中。
图7示出图5所示的粗虚线框C内的详细情况。图7所示的电路是除去了图6的与位线控制信号BTL连接的位线控制开关BT和与该位线控制开关BT连接的单元阵列ARY而构成的。
以上，在本实施方式中，通过使与在局部刷新模式中导通的位线控制开关BT连接的行模块RBLK0-1包含于局部区域中，从而能够减少在局部刷新模式中进行导通/截止动作的位线控制开关BT的数量。其结果，能够削减局部刷新模式中的功耗(待机电流)。尤其，构成位线控制开关BT的nMOS晶体管在栅极接收升压电压VPP，所以功耗的削减效果大。
由于可利用模式寄存器12设定的所有局部区域(1/2、1/4、1/8局部模式)包括行模块RBLK0-1，所以能够不依赖于所设定的局部区域的大小，削减局部刷新模式中的功耗。
刷新地址计数器16根据模式寄存器12的设定值，将刷新地址信号RFA的高位的位RFA18-20的至少1位固定在低电平。即，局部区域(1/2、1/4、1/8局部模式)被分配给地址映射表中地址小的一侧。因此，能够削减局部刷新模式中的功耗，而不损害使用伪SRAM的用户的使用便利性。
图8示出本发明的半导体存储器的第二实施方式的行模块。对于与第一实施方式中说明的电路/信号相同的电路/信号，赋予相同的符号，并省略对它们的详细说明。该实施方式的半导体存储器与第一实施方式相同，在硅基板上使用CMOS工艺形成为伪SRAM。该伪SRAM例如存储容量为32M位(2M地址×16 I/O)，用作安装于便携电话等便携设备上的工作存储器。
伪SRAM的表示存储区域的地址映射表与第一实施方式不同。更具体讲，分配给用于选择行模块RBLK0-15、主字线MWLX以及字线WL的行地址信号的位与第一实施方式不同。并且，在局部刷新模式中保持数据的动态存储单元的分配与第一实施方式不同。其它结构与第一实施方式相同，伪SRAM的整体模块除了字解码器WDEC的配线布局不同之外，其它与图1相同。
各行模块RBLK(行模块RBLK0-RBLK15的任意一个)与图2相同，具有沿图的横向配置的4个单元阵列ARY和5个子字解码器SWD(SWD0-3的任意一个)。即，各行模块RBLK具有偶数个单元阵列ARY。子字解码器SWD(解码电路、子解码器)配置在相互相邻的单元阵列ARY之间、以及位于图的横向的两端的单元阵列ARY的外侧。
子字解码器SWD针对每个单元阵列ARY，根据与内部行地址信号IRA10-9对应的子字解码信号SWDZ(SWD0Z-SWD3Z)、SWDX(SWD0X-SWD3X)，激活与由图2所示的主字解码器MWD(主解码器)激活的1根主字线MWLX(MWLX0、1、2、…的任意一个)对应的4根字线WL(例如，图中椭圆所示)中的一个。即，子字解码器SWD将与内部行地址信号IRA10-9对应的解码信号输出到字线WL。
子字解码信号SWDZ、SWDX是互补的信号，是内部行地址信号IRA10-9的解码信号。子字解码器SWD0-3的末尾的数字，与利用内部行地址信号IRA10-9所表示的2进制数“00”、“01”、“10”、“11”对应。例如，内部行地址信号IRA10-9表示“01”时，选择子字解码器SWD1。
沿图的横向排列的第奇数个子字解码器SWD0(或SWD1)接收彼此相同的子字解码信号SWD0Z、SWD0X(或SWD1Z、SWD1X)而动作。沿图的横向排列的第偶数个子字解码器SWD2(或SWD3)接收彼此相同的子字解码信号SWD2Z、SWD2X(或SWD3Z、SWD3X)而动作。换言之，第奇数个子字解码器SWD0-1被分配彼此相同的地址，第偶数个子字解码器SWD2-3被分配彼此相同的地址。第奇数个子字解码器SWD0-1和第偶数个子字解码器SWD2-3被分配互不相同的地址。
例如，当激活主字线MWLX2，根据内部行地址信号IRA9-10(＝“10”)而选择用粗框示出的子字解码器SWD2时，选择用粗线表示的字线WL2。此时，通过3个子字解码器SWD2驱动字线WL2。另一方面，当主字线MWLX0被激活，根据内部行地址信号IRA9-10(＝“00”)而选择用粗框表示的子字解码器SWD0时，选择用粗线表示的字线WL0。此时，通过2个子字解码器SWD0驱动字线WL0。因此，基于子字解码器SWD0(或SWD1)的字线WL的选择动作所需的电力，比基于子字解码器SWD2(或SWD3)的字线WL的选择动作所需的电力小。
图9示出图8所示的子字解码器SWD(SWD2-3)的详细情况。子字解码器SWD0-1的结构，除了被配线的子字解码信号SWDZ、SWDX不同以外，其它与图9相同。各子字解码器SWD具有pMOS晶体管PM1的源极连接到子字解码信号SWDZ(SWD1Z-SWD3Z)的信号线上的CMOS反相器INV(输出解码信号的驱动器)；以及连接在CMOS反相器INV的输出即字线WL与接地线VSS之间的nMOS晶体管NM2。CMOS反相器INV的输入与主字线MWLX连接。nMOS晶体管NM2的栅极与子字解码信号SWDX(SWD1X-SWD3X)的信号线连接。
由于字线WL的激活电压被设定为高于外部电源电压VDD的升压电压VPP，所以子字解码信号SWDZ的高电平电压被设定为升压电压VPP。因此，由于子字解码器SWD的动作，不仅子字解码器SWD耗电，生成升压电压VPP的升压电路(图1的升压电压生成电路18)也耗电。
图10示出第二实施方式中局部刷新模式中的刷新地址信号RFA20-9的状态。与第一实施方式相同，在1/2局部模式中(PMD＝“00”)，最高位的位RFA20被固定为低电平(L)。在1/4局部模式中(PMD＝“01”)，高位的2位RFA20-19被固定为低电平(L)。在1/8局部模式中(PMD＝“10”)，高位的3位RFA20-18被固定为低电平(L)。利用模式寄存器12(图1)来设定各局部模式。
刷新地址信号RFA20、17-15用于选择行模块RBLK中的一个。刷新地址信号RFA19-18用于选择子字解码器SWD0-3中的一个。即，刷新地址信号RFA19-18用于选择与所选择的主字线MWLX连接的4根字线WL中的一个。刷新地址信号RFA14-9用于选择所选择的行模块RBLK内的主字线MWLX中的一个。
在1/2局部模式中，仅生成与行模块RBLK0-7对应的刷新地址信号RFA，仅保持行模块RBLK0-7的数据。在1/4局部模式中，仅生成与行模块RBLK0-7对应的刷新地址信号RFA，且仅选择子字解码器SWD0-1。而且，仅保持与行模块RBLK0-7内的子字解码器SWD0-1所对应的字线WL连接的存储单元MC的数据。在1/8局部模式中，仅生成与行模块RBLK0-7对应的刷新地址信号RFA，且仅选择子字解码器SWD0。而且，仅保持与行模块RBLK0-3内的子字解码器SWD0所对应的字线WL连接的存储单元MC的数据。
该实施方式中，与第一实施方式(图2)相同，行模块RBLK0-1配置在存储核心30的上下方向Y的两端。因此，用于对行模块RBLK0-1进行存取的功耗小于用于对其它行模块RBLK2-15进行存取的功耗。并且，基于在1/4、1/8局部模式中所选择的子字解码器SWD0(或SWD1)的字线的选择动作所需的功耗，小于基于子字解码器SWD2-3的字线的选择动作所需的功耗。这样，在刷新动作中，通过设定局部区域使得功耗更小的电路模块工作，从而能够削减局部刷新模式中的功耗。
以上，在该实施方式中，能够得到与上述的第一实施方式相同的效果。而且，在该实施方式中，由于局部区域包括与同时动作的数量少的子字解码器SWD0(或SWD0-1)对应的存储单元MC，从而能够减少局部刷新模式中动作的子字解码器SWD的数量。其结果，能够削减局部刷新模式中的功耗。尤其，子字解码器SWD在字线WL的驱动中使用升压电压VPP，所以功耗的削减效果大。
在可利用模式寄存器12设定的局部区域中(1/4、1/8局部模式)包括与子字解码器SWD0(或SWD0-1)所对应的字线WL连接的存储单元MC，而与子字解码器SWD2-3所对应的字线WL连接的存储单元MC不包括于局部区域中(1/4、1/8局部模式)，从而能够不依赖于所设定的局部区域的大小，削减局部刷新模式中的功耗。
图11示出在本发明的半导体存储器的第三实施方式的局部刷新模式中的刷新地址信号RFA20-9的状态。对于与第一和第二实施方式中说明的电路/信号相同的电路/信号，赋予相同的符号，并省略对它们的详细说明。
该实施方式的半导体存储器与第一实施方式相同，在硅基板上使用CMOS工艺形成为伪SRAM。该伪SRAM例如存储容量为32M位(2M地址×16 I/O)，用作安装到便携电话等便携设备上的工作存储器。
该实施方式中，刷新地址信号RFA20-19、16-15用于选择行模块RBLK中的一个。刷新地址信号RFA18-17用于选择子字解码器SWD0-3中的一个。刷新地址信号RFA14-9用于选择所选择的行模块RBLK内的主字线MWLX中的一个。其它结构与第一和第二实施方式相同。
在1/2局部模式中，仅生成与行模块RBLK0-7对应的刷新地址信号RFA，仅保持行模块RBLK0-7的数据。在1/4局部模式中，仅生成与行模块RBLK0-3对应的刷新地址信号RFA，仅保持行模块RBLK0-3的数据。在1/8局部模式中，仅生成与行模块RBLK0-3对应的刷新地址信号RFA，且仅选择子字解码器SWD0-1。而且，仅保持与行模块RBLK0-3内的子字解码器SWD0-1所对应的字线WL连接的存储单元MC的数据。
在1/8局部模式中，仅保持与进行存取时工作的数量少的子字解码器SWD0-1对应的存储单元MC的数据，不保持与子字解码器SWD2-3对应的存储单元MC的数据。因此，能够使1/8局部模式中保持数据的每个存储单元MC的功耗小于1/4局部模式中保持数据的每个存储单元MC的功耗。
以上，在该实施方式中，能够得到与上述的第一和第二实施方式相同的效果。
另外，在上述的实施方式中叙述了将本发明应用于具有16个行模块RBLK0-15的伪SRAM的例子。但本发明并不限于上述实施方式。例如，本发明能够适用于具有3个以上的行模块RBLK的伪SRAM。尤其，在应用于具有4个行模块RBLK的伪SRAM时，在所有的局部模式(1/2、1/4、1/8)中，能够将局部区域仅设定为存储核心的两端的行模块RBLK0-1，所以利用第二实施方式的结构具有显著的效果。
上述的实施方式叙述了将本发明应用于伪SRAM的例子。但本发明并不限于上述实施方式。例如，本发明也能够适用于DRAM。
以上，对本发明进行了详细说明，但上述的实施方式及其变形例只不过是发明的一个例子，本发明不限于此。显然可在不脱离本发明的范围内进行变形。
在本发明的半导体存储器中，通过使局部区域包括功耗小的存储块，从而能够削减局部刷新模式中的功耗(待机电流)。并且，通过以减少在局部刷新模式中动作的解码电路的数量的方式来分配局部区域，从而能够削减局部刷新模式中的功耗(待机电流)。
权利要求
1.一种半导体存储器，其特征在于，所述半导体存储器具备3个以上的存储块，所述3个以上的存储块具有动态存储单元，且所述3个以上的存储块沿一个方向配置，不同时动作；控制电路，其分别配置在相互相邻的存储块之间，被这些相邻的存储块共用，与相邻的存储块中的一方的动作同步地动作；控制电路，其分别配置在配置于所述一个方向的两端的存储块的外侧，分别与这些存储块的动作同步地动作；开关电路，其使所述各控制电路与和该控制电路相邻的所述存储块连接；以及动作控制电路，在仅保持所述存储单元的部分数据的局部刷新模式中，所述动作控制电路使与位于所述两端的存储块的外侧的所述控制电路对应的开关电路始终导通，表示在所述局部刷新模式中执行刷新动作的存储块的局部区域，被设定为包括所述两端的存储块。
2.根据权利要求1所述的半导体存储器，其特征在于，所述控制电路是读出放大器；并且所述开关电路是使与各所述存储块的所述存储单元连接的位线，与所述读出放大器连接的位线控制开关。
3.根据权利要求1所述的半导体存储器，其特征在于，所述控制电路是预充电电路，所述开关电路是使与所述各存储块的所述存储单元连接的位线与所述预充电电路连接的位线控制开关。
4.根据权利要求1所述的半导体存储器，其特征在于，所述控制电路是使位线与数据总线连接的列开关；并且所述开关电路是使与各所述存储块的所述存储单元连接的位线与所述列开关连接的位线控制开关。
5.根据权利要求1所述的半导体存储器，其特征在于，所述半导体存储器具备升压电压生成电路，其生成比外部电源电压高的升压电压，所述开关电路由nMOS晶体管构成，提供给所述nMOS晶体管的栅极的开关控制信号的高电平电压是升压电压。
6.根据权利要求1所述的半导体存储器，其特征在于，所述半导体存储器具备模式寄存器，为了变更所述局部区域的大小，从半导体存储器的外部对该模式寄存器进行设定，所述两端的存储块包含于可设定的多个局部区域中。
7.根据权利要求1所述的半导体存储器，其特征在于，所述半导体存储器具备刷新地址计数器，该刷新地址计数器依次生成用于刷新所述存储单元的刷新地址，所述局部区域中包含的所述存储块被分配给地址映射表中地址小的一侧，并且所述刷新地址计数器在所述局部刷新模式中，输出将高位的至少1位固定为低电平的所述刷新地址。
8.一种半导体存储器，其特征在于，所述半导体存储器具备偶数个单元阵列，该偶数个单元阵列沿一个方向配置，且具有动态存储单元；以及解码电路，其分别配置在如下位置相互相邻的单元阵列之间、以及配置在所述一个方向的两端的单元阵列的外侧，从所述一个方向的端部起的第奇数个解码电路被分配彼此相同的地址，从所述一个方向的端部起的第偶数个解码电路被分配彼此相同的地址，第奇数个解码电路和第偶数个解码电路被分配互不相同的地址，配置在所述单元阵列之间的解码电路具有驱动器，该驱动器向两侧相邻的单元阵列输出解码信号，配置在所述一个方向的两端的单元阵列的外侧的解码电路具有驱动器，该驱动器向相邻的单元阵列输出解码信号，表示在仅保持所述存储单元的部分数据的局部刷新模式中执行刷新动作的所述存储单元的局部区域，被设定成包括与第偶数个解码电路的驱动器连接的存储单元。
9.根据权利要求8所述的半导体存储器，其特征在于，所述半导体存储器具备主解码器，其解码高位地址；以及子解码器，其根据主解码器的输出，解码低位地址，上述解码电路是子解码器。
10.根据权利要求8所述的半导体存储器，其特征在于，所述半导体存储器具备与所述存储单元的传送晶体管的栅极连接的字线，所述解码电路输出的所述解码信号被提供给所述字线。
11.根据权利要求8所述的半导体存储器，其特征在于，所述半导体存储器具备模式寄存器，为了变更所述局部区域的大小，从半导体存储器的外部对该模式寄存器进行设定，与所述第偶数个解码电路对应的存储单元包含于可设定的多个局部区域中，与所述第奇数个解码电路对应的存储单元不包含于可设定的多个局部区域中。
全文摘要
本发明提供一种半导体存储器。使局部区域包括沿一个方向配置的存储块中的两端的存储块。由于用于使两端的存储块动作的控制电路的一部分不被其它的存储块共用，所以将控制电路与存储块连接的开关电路可始终设定在导通状态。无需对开关电路的导通/截止控制，所以因两端的存储块的存取而引起的功耗小于其它存储块。因此，通过使局部区域包括两端的存储块，能够削减局部刷新模式中的功耗(待机电流)。
文档编号G11C8/18GK1926634SQ200480042349
公开日2007年3月7日 申请日期2004年3月11日 优先权日2004年3月11日
发明者川畑邦范, 大塚修三 申请人:富士通株式会社