专利名称：用于接收输入信号的装置及方法
技术领域：
本发明涉及一种半导体存储器装置，特别涉及一种包括放大装置的输入信号接收器。
背景技术：
输入至半导体装置的输入信号由于各种外部环境(诸如外部线路)而容易失真。因此，不论外部条件如何，为了半导体装置的可靠运作，输入信号接收器通过放大已失真的输入信号来恢复输入信号的电平。
图1是示出了常规输入信号接收器的方框图。
参看图1，输入信号接收器具有静态增益放大器10、缓冲器IB_1及D触发器(flip-flop)。静态增益放大器10接收外部时钟CLK及反向外部时钟CLKB作为输入信号。缓冲器IB_1由两个反向器构成，且连接于静态增益放大器10与D触发器之间。D触发器延迟来自缓冲器IB_1的输出信号，其与内部时钟CLK_INT同步。
此外，静态增益放大器10具有两个PMOS晶体管P11、P12以及三个NMOS晶体管N10、N11及N12。静态增益放大器10分别经过NMOS晶体管N11及N12的栅极，接收输入信号CLK及CLKB。根据输入信号(即外部时钟CLK及反向外部时钟CLKB)的摆动来确定静态增益放大器10的增益。静态增益放大器10的增益还确定输入信号接收器的延迟时间。
图2是示出了放大器10的增益与输入信号接收器的延迟之间关系的曲线图。
参看图2，随着静态增益放大器10的增益增加，输入信号接收器的延迟有所减少。
目前，具有高操作速度及低电压消耗的半导体装置继续受到推崇。因此，半导体装置中所用操作信号的摆动持续变小。这里，该摆动电平是操作信号的高电平与低电平之间的电平差。较小的摆动电平使得提取正确的输入信号更为困难。此外，如果期望的摆动电平根据若干因素(诸如噪声及主板)而改变，则用以执行设置和保持操作的输入信号接收器的最佳边限变得更短。因此，无法保证可靠的操作。
此外，对于在高频状态下执行的操作而言，期望摆动电平有所降低。然而，根据常规技术具有静态增益的放大器无法控制对应于环境的增益。
发明内容
因此，本发明的目的在于提供一种用于在不稳定的环境下可靠地操作的输入信号接收器。
因此，本发明的另一目的在于提供一种包括放大器的输入信号接收器，该放大器响应于各种外部条件而具有可变增益。
根据本发明的一方面，提供一种包括增益控制单元及可变增益放大器的输入信号接收器，该增益控制单元用于输出一确定可变增益放大器增益的增益控制信号，该可变增益放大器用于响应于该增益控制信号而放大外部输入信号。
根据本发明的另一方面，提供一种用于补偿输入信号的半导体装置，其包括时钟可变增益放大器，用于基于增益控制信号来放大外部时钟及外部反向时钟；内部时钟发生器，用于通过利用来自该时钟可变增益放大器的输出信号来产生内部时钟；输入可变增益放大器，用于经过半导体装置的输入端子来接收输入信号，并基于该增益控制信号来放大该输入信号；缓冲器，用于响应于内部时钟，缓冲来自输入可变增益放大器的输出信号；以及增益控制单元，用于输出增益控制信号，其确定该时钟可变增益放大器及该输入可变增益放大器的增益。
根据本发明的又一方面，提供一种用于感测和补偿输入信号的方法，包括步骤确定与外部时钟的峰值点电平相对应的输入信号电平；产生具有与输入信号的电平相对应的电平的增益控制信号；以及按照基于该增益控制信号的增益来放大该输入信号。
从与附图相结合的优选实施例的如下描述中，本发明的上述和其他目的及特征将变得明显，在附图中图1是示出了常规输入信号接收器的方框图；图2是示出了放大器的增益与输入信号接收器的延迟时间之间关系的曲线图；图3是描述半导体装置的方框图，其使用了根据本发明优选实施例的输入信号接收器；图4是描绘了根据本发明优选实施例的时钟可变增益放大器的示意电路图；图5是示出了增益控制单元的方框图，其用于控制施加至图4所示可变增益放大器的增益；图6是描述了图5所示模拟数字转换器的示意图；图7是示出了图5所示映射组块的示意电路图；图8是描绘了图5所示时钟发生器的方框图；图9是示出了图8所示相位比较器的示意电路图；图10是示出了图8所示延迟线控制器的示意电路图；图11是示出了图8所示延迟线的示意电路图；图12是说明了根据本发明优选实施例的时钟发生器的总体操作的时序图。
具体实施例方式
下文中，将参考附图，详细描述根据本发明的半导体装置。
图3是描述了半导体装置的方框图，其使用了根据本发明优选实施例的输入信号接收器。
如图所示，该半导体装置具有第一可变增益放大器400_A、时钟缓冲器200_A、内部时钟发生器300、第二及第二可变增益放大器400_B及400_C、缓冲器200_B及200_C、及增益控制单元500。
第一可变增益放大器400_A用于感测和放大外部时钟CLK及外部反向时钟CLKB。时钟缓冲器200_A缓冲来自可变增益放大器400_A的输出信号。来自第一可变增益放大器400_A的输出信号被输入至内部时钟发生器300，该内部时钟发生器300将内部时钟CLK_INT输出至缓冲器200_B及200_C。可变增益放大器400_B及400_C分别从包括半导体装置的输入端子接收输入信号。缓冲器200_B及200_C用于响应于内部时钟CLK_INT，缓冲来自可变增益放大器400_B及400_C的输出信号。增益控制单元500将增益控制信号输出至可变增益放大器400_A、400_B及400_C，它们用于确定第一可变增益放大器400_A、第二及第三可变增益放大器400_B及400_C的增益。
此外，增益控制单元500以及可变增益放大器400_A、400_B及400_C之一充当半导体装置的输入信号接收器。增益控制单元500能够由若干输入信号接收器共享。这里，可变增益放大器400_A、400_B及400_C的增益是可调整的。
输入信号接收器接收各种外部信号，诸如一对数据信号DQ及数据选通信号DQS、指令信号CS及地址信号AS之一、及一对外部时钟CLK及外部反向时钟CLKB。
来自第一至第三可变增益放大器400_A、400_B及400_C的输出被输入至第一至第三缓冲器200_A、200_B及200_C，这些第一至第三缓冲器200_A、200_B及200_C用于将可变增益放大器400_A、400_B及400_C感测的数据输出至半导体装置的另一组件。如图3所示，对于可变增益放大器400_B及400_C，缓冲器200_B及200_C响应于内部时钟CLK_INT而执行缓冲操作。
图4是描绘了根据本发明优选实施例的可变增益放大器400_A的示意电路图。
如图所示，用于接收外部时钟CLK及外部反向时钟CLKB对的可变增益放大器400_A包括一种电流镜(mirror)。因此，可变增益放大器400_A通过使用该电流镜来调整电流量，增加或减少其增益。
参看图4，可变增益放大器400_A由差动(differential)放大组块420、输入电流调节器440及输出电流调节器460构成。差动放大组块420用于接收外部时钟CLK及外部反向时钟CLKB。输入电流调节器440控制从电源电压VDD供应至差动放大组块420的电流量。输出电流调节器460控制从差动放大组块420流到接地电压VSS的电流量。
差动放大组块420具有两个PMOS晶体管P421和P422、以及两个NMOS晶体管N421和N422。PMOS晶体管P421及NMOS晶体管N421分别经由其栅极，接收外部时钟CLK。同样，反向外部时钟CLKB被输入至PMOS晶体管P422及NMOS晶体管N422的栅极。
同时，如图4所示，输入至差动放大组块420的输入信号(诸如数据信号DQ及数据选通信号DQS)能够施加至可变增益放大器400_A。如果指令信号CS及地址信号AS之一被输入至可变增益放大器400_A，则用于鉴别输入信号(诸如CS或AS)的逻辑电平的参考电压被输入至差动放大组块420的其它输入端子。
输入电流调节器440包括两个PMOS晶体管P441及P442、以及NMOS晶体管N441。PMOS晶体管P441确定供应至差动放大组块420的电流量。PMOS晶体管P442形成电流镜。NMOS晶体管N441用于接收增益控制信号BIAS_N，并且控制PMOS晶体管P442中与PMOS晶体管P441镜象的电流量。
输出电流调节器460具有PMOS晶体管P461以及两个NMOS晶体管N461及N462。第一NMOS晶体管N461确定从差动放大组块420流到接地电压的电流量。第二NMOS晶体管N462与第一NMOS晶体管N461形成电流镜。PMOS晶体管P461接收增益控制信号BIAS_P，其用于控制第二NMOS晶体管N462中的镜象电流量。
如上所述，PMOS晶体管P441及NMOS晶体管N461分别响应于增益控制信号BIAS_P及BIAS_N，控制差动放大组块420的工作电流量。
图5是示出了用于控制可变增益放大器400_A的增益的增益控制单元500的方框图。
如图所示，增益控制单元500具有模拟数字转换器520(下文称为ADC)、映射组块540及时钟发生器560。ADC 520将外部时钟CLK及外部反向时钟CLKB转换为数字信号A<0:3>。映射组块540将来自ADC 520的数字信号A<0:3>转换为模拟增益控制信号BIAS_P及BIAS_N，其用于控制可变增益放大器400_A的增益。时钟发生器560产生选通(strobe)时钟，其用于确定ADC 520的取样点。这里，ADC 520的取样点是外部时钟CLK及外部反向时钟CLKB的峰值时刻。
同时，增益控制单元500在各种方式下被实施。例如，通过在外部时钟CLK及外部反向时钟CLKB的峰值时刻中电平偏移(level shifting)外部时钟CLK及外部反向时钟CLKB的电平，而不是使用图5中的ADC 520及映射组块540，来产生增益控制信号BIAS_P及BIAS_N。在其它实例中，非常频繁地执行ADC 520的取样，因此最大取样值被认为是峰值时刻的取样值。这里，不需要时钟发生器560。此外，在其它实例中，通过添加在ADC 520中非常频繁取样的取样值，并且产生外部时钟CLK及外部反向时钟CLKB的振幅，来产生增益控制信号BIAS_P及BIAS_N。
图6是图5所示ADC 520的示意图。
参看图6，ADC 520具有四个比较器DA521至DA522、及连接于电源电压VDD与接地电压VSS之间的取样电压发生器521。
取样电压发生器521由连接于电源电压VDD与接地电压VSS之间的五个晶体管R521至R525构成，产生具有不同电压电平的四个取样参考电压。例如，如果电源电压VDD约为2.5V且接地电压约为0V，则产生约0.3125V、0.9375V、1.5625V及2.1875V的电压作为取样参考电压。
取样参考电压被分别输入至四个比较器DA521至DA524。四个比较器DA521至DA524的每一个在选通时钟CLK_STB的上升沿处，分别比较每个取样参考电压与外部时钟CLK。如果外部时钟CLK高于取样参考电压，则四个比较器DA521至DA524的每一个输出逻辑电平′低′。如果外部时钟CLK低于取样参考电压，则四个比较器DA521至DA524的每一个输出逻辑电平′高′。
这里，确定ADC 520取样点的选通时钟CLK_STB具有与外部时钟CLK相等的频率。与外部时钟CLK相比，选通时钟CLK_STB的相位偏移约90°。使选通时钟CLK_STB的相位偏移约90°的原因是为了控制ADC 520，以在外部时钟CLK的峰值点处对外部时钟CLK取样。
如上所述，外部时钟CLK的峰值电平由四个比较器DA521至DA525，感测，并被分别转换为数字信号A<0:3>。然后，数字信号A<0:3>被输入至映射组块540。
在图6中，通过将电源电压VDD与接地电压VSS之间的电压间隙划分为四个取样参考电压电平，来获得取样参考电压。然而，如果电源电压VDD与接地电压VSS之间的电压间隙被划分为四个以上的电平，则增益控制单元500的增益控制能力有所改善。
此外，当保证外部时钟CLK的高电平高于VDD/2时，则电源电压VDD及VDD/2能够替代电源电压VDD及接地电压VSS而施加至ADC520。
图7是示出了图5所示映射组块540的示意电路图。
参看图7，映射组块540具有五个PMOS晶体管P540至P544及五个NMOS晶体管N540至N544。PMOS晶体管P540及NMOS晶体管N541至N544参与产生增益控制信号BIAS_P，NMOS晶体管N540及PMOS晶体管P541至P544参与产生增益控制信号BIAS_N。
数字信号A<0:3>的组合确定了流经PMOS晶体管P540及NMOS晶体管N540的电流量。根据流经PMOS晶体管P540及NMOS晶体管N540的电流量，分别确定PMOS晶体管P540及NMOS晶体管N540的栅极电压的电平。这里，PMOS晶体管P540及NMOS晶体管N540的栅极电压分别是增益控制信号BIAS_P及BIAS_N。
图8是图5所示时钟发生器560的方框图。
参看图8，时钟发生器560具有相位比较器562、延迟线控制器564及延迟线566。延迟线566接收外部时钟CLK，使其延迟预定周期；然后，输出经延迟的信号作为反馈时钟CLK_FB。反馈时钟CLK_FB从延迟线566输出。外部时钟CLK被反向和输入至相位比较器562。因此，相位比较器562接收反馈时钟CLK_FB及反向的外部时钟CLK。
图9是示出了图8所示相位比较器562的示意电路图。
图10是示出了图8所示延迟线控制器564的示意电路图。
图10中的延迟线控制器564具有与常规DLL电路相同的结构，并且执行相同操作。
图11是示出了图8所示延迟线566的示意电路图。
参看图11，延迟线566具有两个延迟线566_A及566_B。延迟线566_A用于反馈时钟CLK_FB，延迟线566_B用于选通时钟CLK_STB。延迟线566_A的长度是延迟线566_B长度的两倍。换而言之，延迟线566_A具有数量N的寄存器，延迟线566_B具有数量N/2的寄存器。响应来自延迟线控制器564的输出信号，选通时钟CLK_STB被延迟90°。
图12是示出了根据本发明优选实施例的时钟发生器560的总体操作的时序图。
参看图12，首先输入外部时钟CLK。然后，在延迟线566中产生已偏移90°的反馈时钟CLK_FB。反馈时钟CLK_FB被反馈至相位比较器562，外部时钟CLK被反向和输入至相位比较器562。响应于反向的外部时钟CLK及反馈时钟CLK_FB而从相位比较器562输出的输出信号被输入至延迟线控制器564。然后，延迟线产生选通信号CLK_STB，其确定ADC 520的取样点。这里，选通信号CLK_STB的相位从外部时钟CLK被偏移90°。
在本发明的上述优选实施例中，为了确定可变增益放大器400_A的增益，增益控制单元500使用外部时钟CLK及外部反向时钟CLKB。然而，在另一实施例中，数据信号DQ、数据选通信号DQS、命令信号CS及地址信号AS之一能够用于确定可变增益放大器400_A的增益。
此外，在本发明的上述优选实施例中，ADC 520被实施用以提取输入信号(即高峰值点处的外部时钟CLK)的电平；然而，在又一实施例中，ADC能够被实施用以在低峰值点处提取输入信号的电平。
本申请含有与2004年12月20日在韩国专利局提交的韩国专利申请号2004-108543相关的主题内容，这里通过参照，援引其全部内容。
尽管已关于特定实施例描述了本发明，但是对于本领域技术人员明显的是，不脱离如所附权利要求限定的发明精神和范围，可做出各种变化和改型。
符号说明10静态增益放大器200_A 缓冲器200_B 缓冲器200_C 缓冲器300CLK_ INT 发生器400_A 可变增益放大器400_B 可变增益放大器400_C 可变增益放大器420差动放大组块440输入电流调节器460输出电流调节器500增益控制单元520模拟数字转换器540映射组块560时钟发生器562相位比较器564延迟线控制器566延迟线566_A 延迟线566_B 延迟线。
权利要求
1.一种用于半导体装置中的输入信号接收器，包括增益控制装置，用于输出增益控制信号，以确定可变增益放大装置的增益；以及可变增益放大装置，用于响应于该增益控制信号，放大外部输入信号。
2.如权利要求1所述的输入信号接收器，还包括缓冲装置，该缓冲装置的输入端子连接至该可变增益放大装置的输出端子。
3.如权利要求1所述的输入信号接收器，其中该可变增益放大装置包括差动放大装置，用于放大输入信号与反向输入信号之差，并输出对应于该差的逻辑值；以及电流调节器，用于根据该增益控制信号来控制该差动放大装置的工作电流。
4.如权利要求3所述的输入信号接收器，其中该差动放大装置具有一对PMOS晶体管及NMOS晶体管，其分别用于经过其栅极接收该输入信号及该反向输入信号。
5.如权利要求3所述的输入信号接收器，其中该电流调节器包括通行MOS晶体管，用于控制工作电流量；镜象MOS晶体管，用于与该通行MOS晶体管形成电流镜；以及输入MOS晶体管，用于经过栅极接收该增益控制信号，由此控制来自该镜象MOS晶体管的镜象电流量。
6.如权利要求3所述的输入信号接收器，其中该电流调节器包括输入电流调节器，用于控制从电源电压输入至该差动放大装置的电流量；以及输出电流调节器，用于控制从该差动放大装置输出至接地电压的电流量。
7.如权利要求1所述的输入信号接收器，其中该可变增益放大装置还包括差动放大装置，用于放大输入信号与参考电压之差，并输出该差作为逻辑值；以及电流调节器，用于为该差动放大装置的工作电流提供路径，并根据该增益控制信号来控制工作电流量。
8.如权利要求7所述的输入信号接收器，其中该差动放大装置具有一对PMOS晶体管及NMOS晶体管，其分别用于经由其栅极接收该输入信号及该参考电压。
9.如权利要求7所述的输入信号接收器，其中该电流调节器包括通行MOS晶体管，用于控制工作电流量；镜象MOS晶体管，用于与该通行MOS晶体管形成电流镜；以及输入MOS晶体管，用于经过栅极接收该增益控制信号，并控制来自该镜象MOS晶体管的镜象电流量。
10.如权利要求7所述的输入信号接收器，其中该电流调节器包括输入电流调节器，用于控制从电源电压输入至该差动放大装置的电流量；以及输出电流调节器，用于控制从该差动放大装置输出至接地电压的电流量。
11.如权利要求1所述的输入信号接收器，其中该增益控制装置包括模拟数字转换器，用于将外部时钟转换为数字信号；选通时钟发生器，用于在该外部时钟的峰值点产生传送至该ADC的选通时钟；以及映射组块，用于产生与从该ADC输出的数字信号相对应的增益控制信号。
12.如权利要求11所述的输入信号接收器，其中该选通时钟发生器包括延迟线组块，用于通过将该外部时钟延迟预定周期来产生该选通时钟；相位比较器，用于通过比较该外部时钟与该选通时钟来产生相位信号；以及延迟线控制器，用于控制用于延迟的周期。
13.如权利要求12所述的输入信号接收器，其中该ADC包括参考电压发生器，用于产生N个参考电压；以及N个比较器，用于比较该外部时钟与所述参考电压之一，并输出逻辑信号。
14.如权利要求13所述的输入信号接收器，其中该映射组块包括N个MOS晶体管，用于根据该逻辑信号来加以切换；以及控制MOS晶体管，用于为所述N个MOS晶体管的电流提供路径，并输出栅极电压作为该栅极控制信号。
15.一种用于补偿输入信号的半导体装置，包括时钟可变增益放大装置，用于基于增益控制信号而放大外部时钟及外部反向时钟；内部时钟发生器，用于通过利用来自该时钟可变增益放大装置的输出信号而产生内部时钟；输入可变增益放大装置，用于经过该半导体装置的输入端子，接收该输入信号，并基于该增益控制信号来放大该输入信号；缓冲装置，用于响应于该内部时钟，缓冲来自该输入可变增益放大装置的输出信号；及增益控制单元，用于输出该增益控制信号，该增益控制信号用于确定该时钟可变增益放大装置和该输入可变增益放大装置的增益。
16.如权利要求15所述的半导体装置，其中该时钟可变增益放大装置包括差动放大装置，用于放大该外部时钟与该外部反向时钟之差，并输出对应于该差的逻辑值；以及电流调节器，用于为该差动放大装置的工作电流提供路径，并响应于该增益控制信号而控制工作电流量。
17.如权利要求15所述的半导体装置，其中该输入可变增益放大装置包括差动放大装置，用于放大输入信号与输入反向信号之差，并输出逻辑信号；以及电流调节器，用于为该差动放大装置的工作电流提供路径，并响应于该增益控制信号而控制工作电流量。
18.如权利要求15所述的半导体装置，其中该输入可变增益放大装置包括差动放大装置，用于放大输入信号与参考电压之差，并输出逻辑信号；以及电流调节器，用于为该差动放大装置的工作电流提供路径，并响应于该增益控制信号而控制工作电流量。
19.如权利要求15所述的半导体装置，其中该增益控制单元包括模拟数字转换器，用于将该外部时钟转换为数字信号；选通时钟发生器，用于在该外部时钟的峰值点处产生所传送的选通时钟；以及映射组块，用于产生与该ADC的数字信号相对应的增益控制信号。
20.一种用于感测和补偿输入信号的方法，包括步骤(a)确定与外部时钟的峰值点电平相对应的输入信号电平；(b)产生增益控制信号，其具有与该输入信号的电平相对应的电平；以及(c)将该输入信号放大为与基于该增益控制信号的增益一样大。
21.如权利要求20所述的方法，其中步骤(a)包括步骤(a1)提取该外部时钟的峰值点；(a2)通过比较该外部时钟的峰值点电平与该输入信号的电平，产生数字信号。
22.如权利要求20所述的方法，其中步骤(b)包括步骤产生具有与该数字信号相对应的电平的增益控制信号。
全文摘要
一种半导体装置的输入信号接收器，包括增益控制单元，用于输出增益控制信号；以及可变增益放大器，用于响应于该增益控制信号而放大外部时钟，其中该增益控制信号确定该可变增益放大器的增益。此外，该输入信号接收器包括缓冲器，该缓冲器的输入端子连接至该可变增益放大器的输出端子，其输出端子连接至该半导体装置的另一组件。
文档编号G11C11/419GK1794353SQ200510076929
公开日2006年6月28日 申请日期2005年6月9日 优先权日2004年12月20日
发明者金敬勋 申请人:海力士半导体有限公司