专利名称：用于半导体存储器装置中的延迟锁定回路及其方法
技术领域：
本发明涉及一种延迟锁定回路(DLL)，特别涉及一种适用于高速系统的DLL。
背景技术：
通常，在诸如计算机系统的电子电路系统中，使用时钟信号作为参考信号，其用于控制执行各种操作的时序。然而，当输入至半导体存储器装置的外部时钟信号被转换为该半导体存储器装置的内部时钟信号时，产生了该外部时钟信号与该内部时钟信号之间的时钟偏斜(skew)。由于该时钟偏斜，当从该半导体存储器装置输出数据时，数据不能与该外部时钟信号同步。因此，在半导体存储器装置中采用延迟锁定回路(DLL)，用于解决上述问题。
图1是示出了常规DLL的方框图。
如图所示，该常规DLL包括输入缓冲器111、延迟线112、移位寄存器115、相位比较器114、延迟模块113及输出缓冲器116。
该时钟缓冲器111缓冲外部时钟信号CLK及该外部时钟信号CLK的反向(inverted)版本(即外部时钟杠信号/CLK)，以产生内部时钟信号ICLK。延迟线114接收内部时钟信号ICLK，以通过延迟该内部时钟信号ICLK来产生经延迟的内部时钟信号。输出缓冲器116缓冲该的延迟内部时钟信号，以由此产生经延迟的锁定时钟信号DLL_CLK。
相位检测器114比较该内部时钟信号ICLK的相位与从延迟模块113输出的反馈时钟信号fb_clk的相位，由此基于该比较结果来产生第一延迟控制信号UP及第二延迟控制信号DN。
延迟模块113将延迟的内部时钟信号延迟预定的延迟时间，以便补偿一延迟时间。这里，待补偿的延迟时间包括当外部时钟信号CLK及外部时钟杠信号/CLK被传递经过输入缓冲器111时产生的第一延迟时间；当延迟的内部时钟信号被传递经过输出缓冲器116时产生的第二延迟时间；以及当在数据与延迟锁定时钟信号DLL_CLK同步之后、数据被传递经过数据输出垫(DQ垫)时产生的飞行(flight)时间。
移位寄存器115基于该第一延迟控制信号UP及该第二延迟控制信号DN，控制该延迟线112的延迟量。
这里，如上所述，延迟模块113对于与待补偿的延迟时间相对应的延迟量建模(model)。然而，因为工作频率提高，所以提高了扇出(fan-out)(即延迟模块113的驱动负载量)。因此，当常规DLL以较高工作频率运作时，难以确保被传递通过该延迟模块113的信号的特征。为解决前述问题，已开发出一种执行时钟信号除法的方法，由此减小输入至延迟模块的信号的频率。
图2是示出了采用前述时钟除法方法的另一常规DLL的方框图。
如图所示，该常规DLL包括第一时钟缓冲器211、第二时钟缓冲器212、时钟除法器213、第一延迟线214、第二延迟线215、第三延迟线216、相位比较器218、移位控制器219、移位寄存器220、第一DLL驱动器221、第二DLL驱动器222及延迟模块217。
第一时钟缓冲器211缓冲一外部时钟杠信号/CLK，以产生与外部时钟信号CLK的下降沿同步的下降沿时钟信号fclk。第二时钟缓冲器212缓冲该外部时钟信号CLK，以产生与该外部时钟信号rclk的上升沿同步的上升沿时钟信号rclk。
第一延迟线214根据延迟量控制信号来延迟该下降沿时钟信号fclk，由此产生延迟的下降沿时钟信号ifclk。相似地，第二延迟线215根据该延迟量控制信号来延迟该上升沿时钟信号rclk，由此产生延迟的上升沿时钟信号irclk。
第一及第二DLL驱动器221及222分别接收该延迟的下降沿时钟信号ifclk及该延迟的上升沿时钟信号irclk，由此产生延迟的锁定下降沿时钟信号fclk及延迟的锁定上升沿时钟信号rclk。
时钟除法器213将该上升沿时钟信号rclk除以N，由此产生延迟监控时钟信号dly_in及参考时钟信号ref，其中N是自然数(通常为8)。
第三延迟线216基于该延迟量控制信号，延迟该延迟监控时钟信号dly_in，由此产生延迟的延迟监控时钟信号feedback_dly。延迟模块217将延迟的延迟监控时钟信号feedback_dly延迟预定的延迟时间，由此产生反馈时钟信号fb_clk。延迟模块217的作用与图1中所示常规DLL的延迟模块113的作用相同。
相位比较器218比较该参考时钟信号ref的相位与该反馈时钟信号fb_clk的相位，由此基于该比较结果来产生控制信号ctrl。根据该控制信号ctrl，移位控制器219产生右移控制信号SR及左移控制信号SL。这里，当常规DLL的延迟锁定运作完成时，移位控制器219还产生延迟锁定信号dll_lockb。
移位寄存器220基于该右移控制信号SR及该左移控制信号SL，产生延迟量控制信号，用于控制第一至该第三延迟线214至216的延迟量。
如上所述，该常规DLL在高工作频率处比图1中所示常规DLL更为合适。然而，即使该常规DLL适用于高工作频率，但是由于额外的延迟线(即第三延迟线216)而增加了该常规DLL的尺寸。相应地，也增加了该常规DLL的功率消耗。
此外，常规DLL中所含除法器不能改变除数，即该除法器将时钟信号除以恒定数。因此，不可能根据工作频率的变化来改变该恒定数。例如，在1 GHz的工作频率处，假设恒定数为2，该除法器将时钟信号除以2。如果工作频率改变至2GHz，则优选地将该时钟信号除以较大数(例如4)。然而，由于该除数被固定为2，所以该常规DLL不能将该时钟信号除以4。因此，当增加工作频率时，该常规DLL可能不稳定地运作。
此外，即使该工作频率如此之低得，以至于不需要执行时钟信号除法，该常规DLL仍将该时钟信号除以恒定数。因此，对于此情形，应当更多地增加延迟线长度。
发明内容
因此，本发明的目的是提供一种延迟锁定回路(DLL)，其在高工作频率下稳定地运作，用于减小功率消耗及电路尺寸。
根据本发明的一方面，提供一种用于产生延迟锁定时钟信号的延迟锁定回路(DLL)，包括延迟线单元，用以根据延迟量控制信号，延迟外部时钟信号，由此产生该延迟锁定时钟信号；除法器，用于将该延迟锁定时钟信号除以基于列地址选通(CAS)等待时间而确定的预定数，由此产生相除后的信号；以及延迟线控制单元，用于基于比较该外部时钟信号与该相除后的信号的延迟信号的相位的结果，产生该延迟量控制信号。
根据本发明的另一方面，提供一种用于半导体存储器装置中的延迟锁定回路，包括延迟线单元，用于根据延迟量控制信号，延迟外部时钟信号或外部时钟杠信号，由此产生该延迟锁定时钟信号；除法器，用于将该延迟锁定时钟信号除以基于列地址选通(CAS)等待时间而确定的预定数，由此产生相除后的信号；延迟线控制单元，用于基于比较该外部时钟信号与该相除后的信号的延迟信号的相位的结果，产生该延迟量控制信号；以及多路单元，用于基于该延迟量控制信号及该比较结果，将该外部时钟信号与该外部时钟杠信号之一输入至该延迟线单元。
根据本发明的又一方面，提供一种用以产生延迟锁定时钟信号的半导体存储器装置，包括缓冲单元，用以缓冲外部时钟信号及外部时钟杠信号，由此分别产生上升沿时钟信号及下降沿时钟信号；延迟线单元，用以根据延迟量控制信号，延迟该上升沿时钟信号或该下降沿时钟信号，由此产生该延迟锁定时钟信号；除法器，用于将该延迟锁定时钟信号除以基于列地址选通(CAS)等待时间而确定的预定数，由此产生相除后的信号；相位比较器，用以比较该上升沿时钟信号的相位与该相除后的信号的延迟信号的相位，由此基于该比较结果，产生延迟增量控制信号及延迟减量控制信号；移位寄存器，用于基于该延迟增量控制信号及该延迟减量控制信号，产生该延迟量控制信号；以及多路单元，用于基于该延迟量控制信号及该比较结果，将该上升沿时钟信号与该下降沿时钟信号之一输入至该延迟线单元。
根据本发明的再一方面，提供一种用于时钟锁定操作的延迟锁定回路(DLL)的时钟锁定方法，包括步骤a)根据延迟量控制信号，延迟输入时钟信号，由此产生延迟锁定时钟信号；b)根据列地址选通(CAS)等待时间，对该延迟锁定时钟信号执行除法，由此产生相除后的信号；以及c)基于比较该输入时钟信号与该相除后的信号的延迟信号的相位的结果，产生该延迟量控制信号。
从与附图相结合的优选实施例的如下描述中，本发明的上述和其他目的及特征将变得明显，在附图中图1是示出了第一常规DLL的方框图；图2是示出了第二常规DLL的方框图；图3是示出了根据本发明第一实施例的DLL的方框图；图4是示出了图3中所示相位比较器的示意电路图；图5是示出了输入至图3中所示相位比较器的时钟信号的时序图；及图6是示出了根据本发明第二实施例的DLL的方框图。
具体实施例方式
下文将参考附图，详细描述根据本发明的延迟锁定回路(DLL)。
根据本发明，根据列地址选通(CAS)等待时间(latency)，执行时钟信号除法。由于该CAS等待时间随工作频率递增而递增，且CAS等待时间随工作频率递减而递减，所以可根据工作频率将时钟信号除以适当数。
图3是示出了根据本发明第一实施例的DLL的方框图。
如图所示，该DLL包括第一输入缓冲器311、第二输入缓冲器312、多路器(multiplexer)316、多路器控制器315、延迟线单元317、移位寄存器314、相位比较器313、除法器318、延迟模块319及输出缓冲器320。
第一输入缓冲器311缓冲一外部时钟信号CLK，以产生上升沿时钟信号rclk。该上升沿时钟信号rclk的上升沿对应于该外部时钟信号CLK的上升沿。相似地，第二输入缓冲器312缓冲该外部时钟信号CLK的反向版本(即外部时钟杠信号/CLK)，以产生下降沿时钟信号fclk。该下降沿时钟信号fclk的上升沿对应于该外部时钟信号CLK的下降沿。
多路器316基于从多路器控制器315输出的选择信号，选择上升沿时钟信号rclk与下降沿时钟信号fclk之一。
延迟线单元317根据从移位寄存器314输出的延迟量控制信号来延迟多路器316的输出，由此产生经延迟的时钟信号。输出缓冲器320缓冲该延迟的时钟信号，由此产生延迟锁定时钟信号DLL_CLK。
除法器318基于列地址选通(CAS)等待时间信号CL<N:M>，对该延迟的时钟信号执行除法。由于该CAS等待时间根据工作频率而变化，所以除法器318可根据该工作频率来对该延迟的时钟信号执行除法。也就是，当该工作频率提高时，除法器318将延迟的时钟信号除以较大数。当工作频率很低而不需要对延迟时钟信号执行除法时，除法器318未对该延迟的时钟信号执行除法就将该延迟的时钟信号传递给延迟模块319。
延迟模块319将从除法器318输出的相除后的时钟信号延迟预定的延迟时间，由此产生反馈时钟信号fb_clk。相位比较器313比较该上升沿时钟信号rclk的上升沿与该反馈时钟信号fb_clk的上升沿，由此产生延迟增量控制信号UP及延迟减量控制信号DN。这里，当上升沿时钟信号rclk的相位落后于该反馈时钟信号fb_clk的相位时，相位比较器313激活该延迟增量控制信号UP。相反，当上升沿时钟信号rclk的相位超前于该反馈时钟信号fb_clk的相位时，相位比较器313激活该延迟减量控制信号DN。
基于该延迟增量控制信号UP及该延迟减量控制信号DN，移位寄存器314产生该延迟量控制信号，由此控制延迟量，该延迟量被添加至延迟线单元317的输入信号。
多路器控制器315基于该延迟量控制信号的最低有效位(MSB)及该延迟减量控制信号DN来产生该选择信号。在当添加至延迟线单元317的输入的延迟量被最小化时激活该延迟减量控制信号DN的情形下，多路器控制器315控制多路器316，以改变在上升沿时钟信号rclk与下降沿时钟信号fclk之间的选定时钟信号。也就是，例如由于在初始状态下，添加至延迟线单元317的输入信号的延迟量被最小化，所以在该初始状态下，不可能响应于该延迟减量控制信号DN，减小被添加至延迟线单元317的输入信号的延迟量。因此，延迟线单元317的输入信号需要予以反向，因此多路器316选择该下降沿时钟信号fclk而非该上升沿时钟信号rclk。这里，假设上升沿时钟信号rclk由多路器316初始地选择。
同时，可对该DLL改型，从而该相位比较器接收该外部时钟信号CLK而非该上升沿时钟信号rclk。
图4是示出了图3中所示相位比较器313的示意性电路图。
如图所示，相位比较器313包括D型触发器，用以接收该反馈时钟信号fb_clk及该上升沿时钟信号rclk；以及反向器(inverter)，用以通过反向该D型触发器的输出，产生该延迟减量控制信号DN。
图5是示出了输入至相位比较器313的上升沿时钟信号rclk及该反馈时钟信号fb_clk的时序图。
在(A)情形下，该上升沿时钟信号rclk的相位落后于该反馈时钟信号fb_clk的相位。因此，相位比较器313激活该延迟增量控制信号UP，由此增加被添加至延迟线单元317的输入信号的延迟量。
在(B)情形下，该上升沿时钟信号rclk的相位超前于该反馈时钟信号fb_clk的相位。因此，相位比较器313激活该延迟减量控制信号DN，由此减小被添加至延迟线单元317的输入信号的延迟量。
图6是示出了根据本发明第二实施例的DLL之方框图。
如图所示，该DLL包括第一输入缓冲器611、第二输入缓冲器612、多路器616、多路器控制器615、延迟线单元617、移位寄存器614、相位比较器613、除法器618、延迟模块619及输出缓冲器620。
图6所示DLL的结构及运作与图3所示DLL相似。与图3中所示DLL相比较，图6所示DLL的多路器控制器615还接收从移位寄存器614输出的延迟量控制信号的最高有效位(MSB)和从相位比较器613输出的延迟增量控制信号UP。
在当添加至延迟线单元617的输入信号的延迟量被最大化时激活该延迟增量控制信号UP的情形下，不可能增加被添加至延迟线单元617的输入信号的延迟量。因此，延迟线单元617的输入信号需要予以反向。然而，图3所示DLL不能处理上述情形。因此，多路器615还接收该延迟量控制信号的MSB及该延迟增量控制信号UP，以处理上述情形。
结果，在当延迟量被最小化时激活延迟减量控制信号DN的情形下，或者在当延迟量被最大化时激活延迟增量控制信号UP的情形下，多路器616改变在上升沿时钟信号rclk与下降沿时钟信号fclk之间的选定时钟信号。此外，有可能将延迟线单元617的延迟线长度减少至大约一半的时钟循环(0.5tCK)。
因此，根据本发明，一种DLL可在高工作频率与低工作频率下稳定运作，且可减小延迟线长度。因此，可减小该DLL的尺寸及功率消耗。
本申请包含了与在2004年12月20日向韩国专利局提交的韩国专利申请号2004-108542相关的主题内容，在此通过参照，援引其全部内容。
尽管已关于特定实施例描述了本发明，但是对于本领域技术人员明显的是，不脱离如所附权利要求限定的发明精神和范围，可做出各种变化和改型。
符号说明111 输入缓冲器112 延迟线113 延迟模块114 相位比较器115 移位寄存器116 输出缓冲器211 第一时钟缓冲器212 第二时钟缓冲器213 时钟除法器214 第一延迟线215 第二延迟线216 第三延迟线217 延迟模块218 相位比较器219 移位控制器220 移位寄存器221 第一DLL驱动器222 第二DLL驱动器311 第一输入缓冲器312 第二输入缓冲器313 相位比较器314 移位寄存器315 多路器控制器316 多路器317 延迟线单元318 除法器
319 延迟模块320 输出缓冲器611 第一输入缓冲器612 第二输入缓冲器613 相位比较器614 移位寄存器615 多路器控制器616 多路器617 延迟线单元618 除法器619 延迟模块620 输出缓冲器。
权利要求
1.一种用于产生延迟锁定时钟信号的延迟锁定回路，包括延迟线单元，用于根据延迟量控制信号，延迟外部时钟信号，由此产生该延迟锁定时钟信号；除法器，用于将该延迟锁定时钟信号除以基于列地址选通(CAS)等待时间而确定的预定数，由此产生相除后的信号；以及延迟线控制单元，用于基于该外部时钟信号与该相除后的信号的延迟信号的相位比较结果，产生该延迟量控制信号。
2.如权利要求1所述的延迟锁定回路，其中当该CAS等待时间低于预定值时，该除法器不对该延迟锁定时钟信号执行除法。
3.如权利要求1所述的延迟锁定回路，其中该延迟线控制单元包括延迟模块，用于将该相除后的信号延迟预定的延迟时间，由此产生该延迟信号；相位比较器，用于比较该外部时钟信号的相位与该延迟信号的相位，由此基于比较结果，产生延迟增量控制信号和延迟减量控制信号；以及移位寄存器，用于基于该延迟增量控制信号和该延迟减量控制信号，产生该延迟量控制信号。
4.如权利要求3所述的延迟锁定回路，其中该相位比较器在该外部时钟信号的相位落后于该延迟信号的相位时激活该延迟增量控制信号，或者在该外部时钟信号的相位超前于该延迟信号的相位时激活该延迟减量控制信号。
5.如权利要求3所述的延迟锁定回路，其中该相位比较器包括D型触发器，用于接收该外部时钟信号和该延迟信号，由此产生该延迟增量控制信号和该延迟减量控制信号。
6.一种用于半导体存储器装置中的延迟锁定回路，包括延迟线单元，用于根据延迟量控制信号，延迟外部时钟信号或外部时钟杠信号，由此产生延迟锁定时钟信号；除法器，用于将该延迟锁定时钟信号除以基于列地址选通等待时间而确定的预定数，由此产生相除后的信号；延迟线控制单元，用于基于该外部时钟信号与该相除后的信号的延迟信号的相位比较结果，产生该延迟量控制信号；以及多路单元，用于基于该延迟量控制信号和该比较结果，将该外部时钟信号与该外部时钟杠信号之一输入至该延迟线单元。
7.如权利要求6所述的延迟锁定回路，其中当该延迟量控制信号的最低有效位(LSB)被激活时，该多路单元确定添加至该延迟线单元的输入信号的延迟量被最小化。
8.如权利要求7所述的延迟锁定回路，其中当该外部时钟信号的相位落后于该延迟信号的相位，并且该最低有效位被激活时，该多路单元改变该延迟线单元的输入信号。
9.如权利要求8所述的延迟锁定回路，其中当该延迟量控制信号的最高有效位(MSB)被激活时，该多路单元确定添加至该延迟线单元的输入信号的延迟量被最大化。
10.如权利要求9所述的延迟锁定回路，其中当该外部时钟信号的相位超前于该延迟信号的相位之前，并且该最高有效位被激活时，该多路单元改变该延迟线单元的输入信号。
11.如权利要求10所述的延迟锁定回路，其中该多路单元包括多路器，用于根据选择信号，选择该外部时钟信号与该外部时钟杠信号之一；以及多路器控制器，用于根据该延迟量控制信号和该比较结果，产生该选择信号。
12.如权利要求6所述的延迟锁定回路，其中该延迟线控制单元包括延迟模块，用于将该相除后的信号延迟预定的延迟时间，由此产生该延迟信号；相位比较器，用于比较该外部时钟信号的相位与该延迟信号的相位，由此基于比较结果，产生延迟增量控制信号和延迟减量控制信号；以及移位寄存器，用于基于该延迟增量控制信号和该延迟减量控制信号，产生该延迟量控制信号。
13.如权利要求12所述的延迟锁定回路，其中该相位比较器在该外部时钟信号的相位落后于该延迟信号的相位时激活该延迟增量控制信号，或者在该外部时钟信号的相位超前于该延迟信号的相位时激活该延迟减量控制信号。
14.如权利要求12所述的延迟锁定回路，其中该相位比较器包括D型触发器，用于接收该外部时钟信号和该延迟信号，由此产生该延迟增量控制信号和该延迟减量控制信号。
15.一种用于产生延迟锁定时钟信号的半导体存储器装置，包括缓冲单元，用于缓冲外部时钟信号和外部时钟杠信号，由此分别产生上升沿时钟信号和下降沿时钟信号；延迟线单元，用于根据延迟量控制信号，延迟该上升沿时钟信号或该下降沿时钟信号，由此产生该延迟锁定时钟信号；除法器，用于将该延迟锁定时钟信号除以基于列地址选通(CAS)等待时间而确定的预定数，由此产生相除后的信号；相位比较器，用于比较该上升沿时钟信号的相位与该相除后的信号的延迟信号的相位，由此基于比较结果，产生延迟增量控制信号和延迟减量控制信号；移位寄存器，用于基于该延迟增量控制信号和该延迟减量控制信号，产生该延迟量控制信号；以及多路单元，用于基于该延迟量控制信号和该比较结果，将该上升沿时钟信号与该下降沿时钟信号之一输入至该延迟线单元。
16.如权利要求15所述的半导体存储器装置，其中当该延迟量控制信号的最低有效位(LSB)被激活时，该多路单元确定添加至该延迟线单元的输入信号的延迟量被最小化。
17.如权利要求16所述的半导体存储器装置，其中当该上升沿时钟信号的相位落后于该延迟信号的相位，并且该最低有效位被激活时，该多路单元改变该延迟线单元的输入信号。
18.如权利要求17所述的半导体存储器装置，其中当该延迟量控制信号的最高有效位(MSB)被激活时，该多路单元确定添加至该延迟线单元的输入信号的延迟量被最大化。
19.如权利要求18所述半导体存储器装置，其中当该上升沿时钟信号的相位超前于该延迟信号的相位，并且该最高有效位被激活时，该多路单元改变该延迟线单元的输入信号。
20.如权利要求19所述的半导体存储器装置，其中该多路单元包括多路器，用于根据选择信号，选择该上升沿时钟信号与该下降沿时钟信号之一；以及多路器控制器，用于根据该延迟量控制信号和该比较结果，产生该选择信号。
21.一种用于时钟锁定操作的延迟锁定回路的时钟锁定方法，包括步骤a)根据延迟量控制信号，延迟输入时钟信号，由此产生延迟锁定时钟信号；b)根据列地址选通(CAS)等待时间，对该延迟锁定时钟信号执行除法，由此产生相除后的信号；以及c)基于该输入时钟信号与该相除后的信号的延迟信号的相位比较结果，产生该延迟量控制信号。
22.如权利要求21所述的时钟锁定方法，其中步骤a)还包括步骤a-1)根据该延迟量控制信号和该比较结果，选择外部时钟信号与外部时钟杠信号之一；以及a-2)输入步骤a-1)中的选定时钟信号，作为该输入时钟信号。
23.如权利要求22所述的时钟锁定方法，其中步骤c)还包括步骤c-1)将该相除后的信号延迟预定的延迟时间，由此产生该延迟信号；c-2)比较该输入时钟信号的相位与该延迟信号的相位，由此产生延迟增量控制信号和延迟减量控制信号；以及c-3)基于该延迟增量控制信号和该延迟减量控制信号，产生该延迟量控制信号。
全文摘要
一种用于产生延迟锁定时钟信号的延迟锁定回路(DLL)包括延迟线单元，用于根据延迟量控制信号，延迟外部时钟信号，由此产生该延迟锁定时钟信号；除法器，用于将该延迟锁定时钟信号除以基于列地址选通(CAS)等待时间而确定的预定数，由此产生相除后的信号；以及延迟线控制单元，用于基于该外部时钟信号与该相除后的信号的延迟信号的相位比较结果，产生该延迟量控制信号。
文档编号G11C7/00GK1794580SQ20051007692
公开日2006年6月28日 申请日期2005年6月9日 优先权日2004年12月20日
发明者李铉雨 申请人:海力士半导体有限公司