非易失性存储器装置的制作方法

专利名称：非易失性存储器装置的制作方法
技术领域：
本发明涉及能够将初始化所需时间缩短的非易失性存储器装置。
背景技术：
例如，专利文献1所述的闪存、特别是NAND型闪存中，构成为能够以页为单位(512字节～2048字节)进行写入·读出。图16和图17表示上述专利文献1所述的NAND型闪存装置100的结构。NAND型闪存装置100包括非易失性存储器阵列115、读出放大器190、数据缓存200、列地址缓存/解码器210、行地址缓存/解码器220、控制器300。
在非易失性存储器阵列115内，多个非易失性存储器单元170如图17所示，被配置在相互交叉的字线129和位线139的交点上。此外，非易失性存储器阵列115，含有多个作为数据擦除单位的组(block)110，组110含有多个作为数据读出或写入单位的页120。另外，各页120含有第1区域150和第2区域160。第1区域150中，存储有读出到闪存装置100外部的数据和从外部写入的数据。而第2区域160中，存储有第1区域150的数据所附带的信息。
控制器300，处理来自闪存装置100外部的各种命令和用于非易失性存储器阵列115的访问的地址。行地址缓存/解码器220，根据输入的行地址选择相应的字线129，列地址缓存/解码器210，根据输入的列地址选择相应的位线139。这里，非易失性存储器阵列115的数据的读出和写入以页为单位进行。写入时，数据缓存200将从闪存装置100外部输入的数据以页为单位暂时存放，并以页为单位写入非易失性存储器单元。另一方面，在读出时，数据缓存200通过读出放大器190，将以页为单位读出的数据暂时存放，并输出到闪存装置100外部。
图18是从闪存装置100读出数据时的时序图。用于读出数据的READ命令，同外部信号CLE一起输入到控制器300中。接着，当读出数据的地址ADDR00～ADDR0n与外部信号ALE一起被输入到控制器300时，数据被从相应的页120的非易失性存储器单元中，经过读出放大器190，存放到数据缓存200中。这里，R/B信号由低变高之后，当外部命令NRE变化时，存放在数据缓存200中的数据就会被读出。
特许3392839号公报在对非易失性存储器阵列115进行写入时，需要避开不良组和已经写入了数据的组，并将数据写入到擦除完毕的组中。因此，用于获得已写入组中的数据与该数据的逻辑地址的对应的信息和不良组的信息，被写入到第2区域160中。此外，由于从第2区域160中读出的信息，被存储在RAM(Random Access Memory随机存储器)等易失性存储器单元中，因此当关闭电源时信息就会消失。因而，在每次接通电源时的初始化中，必须将信息从第2区域160中读出。因此，闪存装置100就必须在电源接通时进行初始化处理，读出第2区域160的信息，了解上述数据与地址的对应或者不良组的位置。
在进行初始化处理时，闪存装置100首先要对非易失性存储器阵列115进行访问，并将第2区域160的信息以页为单位读出。图19是被以页为单位读出到数据缓存200中的数据的数据结构。如图19所示，被读出到数据缓存200的数据，由第1区域150和第2区域160的数据构成。闪存装置100外部的存储器控制部，根据该读出的数据中的第2区域的信息，生成例如实施数据与地址的关联的地址转换表，并进行储存。
这里，例如设用初始化处理，读出所有组110中的先头页120的第2区域160。此外，设闪存装置100的非易失性存储器的容量为64M位(bit)，页由512字节的第1区域和16字节的第2区域构成，1组为32页，1页的读出时间为25μs。这时，要读出第2区域160的信息需要大约13ms。而且，如果是容量较大的8G位的非易失性存储器的话，若设页由2048字节的第1区域和64字节的第2区域构成，1组为64页，1页的读出时间为25μs，则要读出第2区域160的信息需要大约230ms。
这样，随着闪存装置100的非易失性存储器容量的增大，初始化处理所需要的时间就要增加，到能够对非易失性存储器阵列115的数据进行正确读写为止所需要的时间就会增加。
因此，本发明的目的在于提供一种可以缩短初始化处理所需时间的非易失性存储器装置。

发明内容
为了解决上述课题，本申请的第1发明是提供一种非易失性存储器装置，其具有非易失性存储器阵列，该非易失性存储器阵列包括多个页，该页是数据的读出单位，由多个非易失性存储器单元构成，其特征在于所述页分别具有存储数据的第1区域、和存储所述第1区域的数据所附带的控制信息的第2区域，包括从所述页中读出数据的读出装置；以及，将通过所述读出装置从页中读出的数据暂时存储的数据缓存，在所述控制信息的读出时，所述读出装置从多页中将所述第2区域一次性读出。
第2区域的控制信息被从多页中一次性读出，并存储在数据缓存中。从而，能够缩短控制信息的读出时间。因此，初始化所需要的时间被缩短，到可对非易失性存储器装置进行访问的时间就可以缩短。这里，控制信息包含第1区域数据所附带的逻辑地址和错误信息。例如，作为控制信息，可以列举出用于将第1区域中产生的不良非易失性存储器单元置换成冗余单元的置换信息、表示在哪个组中产生不良的不良组信息、和对应第1区域的数据的纠错码等。然后，控制信息被在初始化时从第2区域中读出，并根据读出的控制信息，生成用于进行地址转换的地址转换表。
本申请的第2发明，提供一种非易失性存储器装置，其特征在于，在第1发明中还包括将所述读出装置与所述第1及第2区域的非易失性存储器单元之间连接的位线，多页中的第2区域的读出单位内的非易失性存储器单元，连接在互不相同的位线上。第2区域的非易失性存储器单元内的控制信息的读出，通过互不相同的位线来实施。因而，可以防止控制信息的读出冲突，同时一次性从多页中将控制信息读出。
本申请的第3发明提供一种非易失性存储器装置，其特征在于，在第1发明中还包括存储器控制部，根据通过所述读出装置从多页中一次性读出的第2区域的控制信息，生成对从控制所述非易失性存储器装置的系统中输入的逻辑地址、与非易失性存储器阵列的物理地址进行关联的地址转换表。
控制信息被一次性从多页中读出后，用于生成地址转换表的数据被一次性读出。因此，能够短时间内生成地址转换表，缩短初始化所需要的时间，即到可对非易失性存储器装置进行访问为止的时间。
本申请的第4发明提供一种非易失性存储器装置，其特征在于，在第3发明中，所述存储器控制部，将为了对所述非易失性存储器装置进行访问而输入的逻辑地址，根据所述地址转换表转换成物理地址。
本申请的第5发明提供一种非易失性存储器装置，其特征在于，在第1发明中还包括多条第2位线，连接在多页中的第2区域的读出单位内的各个非易失性存储器单元上，所述读出装置，在所述控制信息的读出时，通过对应的多条第2位线，从多页中的第2区域的非易失性存储器单元中，读出控制信息。
第2区域的非易失性存储器单元内的控制信息，通过各非易失性存储器单元的各个第2位线读出。这样，可以防止冲突，同时可以一次性从多页中将控制信息读出。
本申请的第6发明提供一种非易失性存储器装置，其特征在于，在第5发明中，所述第1及第2区域的非易失性存储器单元被配置为行列状，并且还包括多条第1字线，在行方向上配置，对于每一所述页，将所述第1区域的非易失性存储器单元共同连接；多条第2字线，在行方向上配置，对于每一所述页，将在所述第2区域的非易失性存储器单元共同连接；多条第1位线，将配置于所述第1及第2区域的列方向的非易失性存储器单元上共同连接；以及，字线选择装置，在所述控制信息的读出时以外、即通常时，按每页激活第1及第2字线，并在所述控制信息的读出时，涵盖多页地激活多条第2字线，所述读出装置，包括位线选择装置，在所述通常时，选择多条第1位线，并通过所述多条第1位线从1页的第1区域及第2区域的非易失性存储器单元中读出数据；在所述控制信息的读出时，选择多条第2位线，并通过所述多条第2位线从多页中的第2区域的非易失性存储器单元中读出控制信息。
第1及第2区域的非易失性存储器单元分别与第1位线连接，第2区域的非易失性存储器单元还与第2位线连接。另外，第2区域的非易失性存储器单元连接在共同的第1位线上。也就是说，第2区域的非易失性存储器单元，在非易失性存储器阵列上，纵向一列或多列地配置，令列地址相同。这里，在通常时，1页的数据通过第1位线从相应页的第1及第2区域中读出。另一方面，在控制信息的读出时，对多页激活第2区域的第2字线，并通过第2位线实施对多页中的第2区域的访问。这样，能将存储在第2区域中的控制信息高效读出。
本申请的第7发明提供一种非易失性存储器装置，其特征在于，在第1发明中，所述第1及第2区域的非易失性存储器单元被配置为行列状，还包括多条第1位线，将配置于所述第1及第2区域的列方向上的非易失性存储器单元共同连接，多页中的第2区域的读出单位内的非易失性存储器单元，分别连接在不同的第1位线上。
第2区域的非易失性存储器单元内的控制信息，通过各非易失性存储器单元的各个第1位线读出。这里，由于第2区域的非易失性存储器单元，被配置为其列方向各不相同，所以可以防止冲突，同时能一次性从多页中将控制信息读出。
本申请的第8发明提供一种非易失性存储器装置，其特征在于，在第7发明中，还包括多条第1字线，在行方向上配置，对于每一所述页将所述第1区域的非易失性存储器单元共同连接；多条第2字线，在行方向上配置，对于每一所述页，将所述第2区域的非易失性存储器单元共同连接；以及，字线选择装置，在所述控制信息的读出时以外、即通常时，按每一页激活第1及第2字线；在所述控制信息的读出时，对多页激活多条第2字线，所述读出装置包括位线选择装置，在所述通常时，选择多条第1位线，并通过对应的所述多条第1位线，从1页的第1区域及第2区域的非易失性存储器单元中读出数据；在所述控制信息的读出时，选择多条第1位线，并通过所述多条第1位线，从多页中的第2区域的非易失性存储器单元中读出控制信息。
第1及第2区域的非易失性存储器单元，分别与第1位线连接，此外，第2区域的非易失性存储器单元，还与各不相同的第1位线连接。也就是说，第2区域的非易失性存储器单元，在非易失性存储器阵列上，被配置为列地址不同。这里，在控制信息的读出时，对多页激活第2区域的第2字线，通过各不相同的第1位线，仅对多页中的第2区域进行访问。这样，能够将存储在第2区域中的控制信息高效读出。
本申请的第9发明提供一种非易失性存储器装置，其特征在于，在第5或第7发明中，所述字线选择装置，具有字线切换装置，接受根据实施所述控制信息的读出的命令生成的字线选择用的控制信号、和来自所述第1字线的信号的输入，并输出决定所述第2字线的激活/非激活的信号。
例如，如果字线选择装置用OR电路形成，在控制信息的读出时，根据用于将多页的第2区域一次性读出的命令，“H”被输入后，不管第1字线输入什么，多页的第2字线都被激活、成为“H”。另一方面，在通常的命令被输入、OR电路的输入为“L”的情况下，根据第1字线的输入决定第2字线的激活/非激活。这样，在控制信息的读出时，多页的第2字线为激活，控制信息被通过第2位线从多页中的第2区域的非易失性存储器单元中高效读出。
此外，第1字线通过解码输入地址来被选择。在字线切换装置中，由于该第1字线的信号被输入，所以可以读出由地址指定的页的数据。
本申请的第10发明提供一种非易失性存储器装置，其特征在于，在第5或第7发明中，所述字线选择装置，具有字线切换装置，接受根据实施所述控制信息的读出的命令生成的字线选择用的控制信号、和来自所述第2字线的信号的输入，并输出决定所述第1字线的激活/非激活的信号。具有与本申请的第9发明同样的作用效果。
本申请的第11发明提供一种非易失性存储器装置，其特征在于，在第6发明中，还包括在所述第1及第2位线与所述第2区域的非易失性存储器单元之间设置的位线切换装置，所述位线切换装置，在被输入实施所述控制信息的读出的命令时，将所述第2区域的非易失性存储器单元与对应的第2位线连接；在所述命令没有被输入时，将所述第2区域的非易失性存储器单元与对应的第1位线连接。
位线切换装置，在命令被输入时，将来自第1位线的数据的读出置为无效，将来自第2位线的数据的读出置为有效。这时，通过命令的输入，字线选择装置对多页激活第2字线。这样，位线选择装置，通过第2位线从第2区域的非易失性存储器单元中将控制信息从多页中读出。另一方面，通常时的位线切换装置，将多页的非易失性存储器单元中共同连接的第1位线置为有效，字线选择装置仅将访问目的页的第1及第2字线激活。因此，数据被从访问目的页的非易失性存储器单元中通过第1位线读出。这样，在控制信息的读出时，通过用位线切换装置切换到第2位线来读出控制信息，可以防止数据的冲突，同时可以一次性从多页中将控制信息高效读出。
本申请的第12发明提供一种非易失性存储器装置，其特征在于，在第11发明中，所述位线切换装置，包括极性互不相同的第1开关元件和第2开关元件。
本申请的第13发明提供一种非易失性存储器装置，其特征在于，在第6发明中，所述非易失性存储器阵列，构成为含有多个组，该组为数据的擦除单位、并包括多页，所述字线选择装置，在所述控制信息的读出时，将连接在1组内的第2区域的非易失性存储器单元上的多个第2字线激活，所述位线选择装置，通过多个第2位线从所述组内的第2区域中读出所述控制信息。能够将组内的第2区域的控制信息从多页中读出。
本申请的第14发明提供一种非易失性存储器装置，其特征在于，在第6发明中，所述非易失性存储器阵列，构成为含有多个组，该组为数据的擦除单位、并包括多页，所述字线选择装置，在所述控制信息的读出时，按每一组将连接在第2区域的非易失性存储器单元上的第2字线的任意一条激活，所述位线选择装置，从各个在所述各组中的任一个第2区域中，通过对应的各个第2位线，读出所述控制信息。能够将多组的第2区域的控制信息从多页中读出。
本申请的第15发明提供一种非易失性存储器装置，其特征在于，在第1发明中，具备用于从多页中将所述第2区域一次性读出的命令。
存储器装置外部的存储器控制部，通过发送用于读出非易失性存储器装置的多页中的第2区域的控制信息的命令，能够一次性将多页中的第2区域读出。
本申请的第16发明提供一种非易失性存储器装置，其特征在于，在第15发明中，所述非易失性存储器阵列，构成为含有多个组，该组为数据的擦除单位、并包括多页，所述命令，是从多页中将组内第2区域一次性读出的命令，或者是从多页中将不同组内第2区域一次性读出的命令。
在命令是从多页中将组内的第2区域一次性读出的命令时，能够将同一组内的第2区域一次性读出。此外，在命令是从多页中将不同组内的第2区域一次性读出的命令时，能够将不同组的第2区域从多页中一次性读出。
若使用本发明的非易失性存储器装置，则能够缩短初始化所需的时间，并缩短到可访问非易失性存储器装置为止的时间。


图1是第1实施方式例的非易失性存储器装置的结构图。
图2是装载在图1的非易失性存储器装置中的非易失性存储器阵列和位线选择装置的结构图。
图3是表示往数据缓存200中存放时的情形的示意图。
图4是从第1实施方式例的非易失性存储器装置100中读出控制信息时的时序图的一例。
图5是装载在图1的第1实施方式例的非易失性存储器装置中的非易失性存储器阵列的另一个结构图。
图6是第3实施方式例中的非易失性存储器装置的结构图。
图7是装载在图6的非易失性存储器装置中的非易失性存储器阵列和位线选择装置的结构图。
图8是第4实施方式例中的非易失性存储器装置的结构图。
图9是装载在图8的非易失性存储器装置中的非易失性存储器阵列的结构图。
图10是第5实施方式例中的非易失性存储器装置的结构图。
图11是装载在图10的非易失性存储器装置中的非易失性存储器阵列的结构图。
图12是装载在图10的第5实施方式例的非易失性存储器装置中的非易失性存储器阵列的另一结构图。
图13是将控制信息从非易失性存储器装置100中读出时的时序图的一例。
图14是将控制信息从非易失性存储器装置100中读出时的时序图的另一例。
图15是非易失性存储器装置的其他结构图。
图16是现有的非易失性存储器装置的结构图。
图17是表示现有的非易失性存储器装置的存储器单元阵列连接的说明图。
图18是表示现有的非易失性存储器装置中的第2区域的读出动作的时序图。
图19是现有的非易失性存储器装置中的读出时的数据缓存的数据结构图。
图中100-非易失性存储器装置，110-非易失性存储器装置的组，120-非易失性存储器装置的页，130、132-第1字线，131、136-第2字线，140-第1位线，142-第2位线，150-第1区域，160-第2区域，180-位线选择装置，190-读出放大器，200-数据缓存，230-控制器。
具体实施例方式
<发明概要>
非易失性存储器装置包括非易失性存储器阵列、读出装置和数据缓存。非易失性存储器阵列，包括多个作为数据擦除单位的组。该组含有多个作为数据读出和写入的单位的页。此外，页由第1区域，存储向非易失性存储器装置外部读出的数据和从外部写入的数据；第2区域，存储第1区域的数据所附带的控制信息。这里，在电源接通时等初始化处理时，读出装置，对多页中的第2区域同时进行访问，并读出第2区域的控制信息。读出的控制信息，被暂时存放在数据缓存中。之后，非易失性存储器装置外部的存储器控制部，根据该控制信息，生成地址转换表。
这样，由于第2区域的控制信息，被从多页中一次性读出，因此控制信息的读出能够高速进行。因而，生成地址转换表等的初始化处理就能够高速进行，到可对非易失性存储器装置进行访问(access)为止的时间就能够缩短。
<第1实施方式例> 图1，是第1实施方式例中的非易失性存储器装置的结构图，图2是装载在图1的非易失性存储器装置上的非易失性存储器阵列和位线选择装置的结构图。
非易失性存储器装置100包括非易失性存储器阵列115、位线选择装置180、读出放大器190、数据缓存200、列地址缓存/解码器210、行地址缓存/解码器220、具有控制信号生成部310的控制器300。此外，非易失性存储器装置100，与含有地址转换部233、RAM235和地址转换表237的存储器控制部231连接。以下说明各部分的结构。
(1)非易失性存储器装置(1-1)非易失性存储器阵列非易失性存储器阵列115，含有多个作为数据擦除单位的组110。组110，含有多个作为数据读出或写入单位的页120。各页120，由第1区域150和第2区域160构成。
非易失性存储器阵列115的非易失性存储器单元170，如图2所示，被矩阵状地配置成位于多条字线和多条位线的交点上。字线包括第1字线130，用来从多页的第1区域150中选择1页的第1区域150；以及，第2字线131，用来从多页的第2区域160中选择1页的第2区域160。位线包括第1位线140和第2位线142。第1位线140，在通常时将数据从第1区域150和第2区域160通过位线选择装置180读出到读出放大器190、或者将数据通过位线选择装置180写入到第1区域150和第2区域160的非易失性存储器单元中的情况下使用。此外，第2位线142，用于在初始化处理时、即控制信息读出时，将控制信息从第2区域160的非易失性存储器单元170中读出。另外，所谓通常时，是指除控制信息读出时以外的动作模式。
第1区域150的非易失性存储器单元170，与第1字线130和第1位线140连接。这里，在同一页内的第1区域150中，非易失性存储器单元170共用第1字线130，同时与各不相同的第1位线140相连。另外，第1区域的各条第1位线140，被列地址通用、多页中的非易失性存储器单元共用。
另一方面，第2区域160的非易失性存储器单元170，与第2字线131、第1位线140和第2位线142连接。这里，在同一页内的第2区域160中，非易失性存储器单元170共用第2字线131，同时与各不相同的第1位线140和第2位线142连接。另外，第2区域160的各条第1位线140，被列地址通用、多页中的第2区域的非易失性存储器单元170共用。也就是说，第2区域160在纵向上配置在相同位置上。另一方面，第2区域160的第2位线142，分别与第2区域160的非易失性存储器单元连接。此外，第1位线140和第2位线142分别与位线选择装置180连接。
(1-2)控制信息第1区域150中，存储读出到非易失性存储器装置100外部的数据和从外部写入的数据。而第2区域160中，存储包括第1区域数据所附带的逻辑地址和错误信息等的控制信息。作为控制信息，例如可以列举出用于将第1区域中产生的不良非易失性存储器单元置换成冗余单元的置换信息、表示在哪个组产生不良的不良组信息、对应第1区域数据的纠错码、以及读出·写入·擦除时的电压值等的各种控制数据等。而且，在用于读出第2区域数据的命令命令被输入后，控制信息被从第2区域160中读出。后述的存储器控制部231，根据该控制信息生成用于地址转换的地址转换表。
具体举例的话就是，在对非易失性存储器阵列115进行写入时，必须避开不良组和已完成数据写入的组，并对擦除完毕的组进行数据写入。在这种情况下，为获得写入的数据与数据的逻辑地址的对应，后述的存储器控制部231，根据控制信息生成地址转换表。然后，在数据读出和写入时，根据地址转换表来进行地址转换。
此外，该控制信息，根据上市前进行的测试、和非易失性存储器装置100使用时发生的不良单元的地址及置换信息，在将数据写入第1区域150时，通过非易失性存储器装置100外部的存储器控制部231，写入到第2区域160中。
(1-3)控制器和控制信号生成部控制器300，具有控制信号生成部310，从非易失性存储器装置100外部的存储器控制部231接收数据、地址、各种命令和外部信号等。作为各种命令，可以列举出用于进行读出的READ命令、用于进行写入的WRITE命令、进行控制信息的读出的命令S-CMD等。此外，作为外部信号，可以列举出外部信号CLE、ALE、NWE、NRE等。这里，外部信号CLE表示输入到I/O端口的信息是命令，外部信号ALE表示输入到I/O端口的信息是地址，外部信号NWE是输入到I/O端口的数据的写入选通，外部信号NRE是从I/O端口输出的数据的读出选通。此外，控制器300从R/B脚输出表示是否能够访问非易失性存储器装置100的信号。
控制器300还对READ命令、WRITE命令和外部信号进行解释，并生成用于进行通常的读出和写入动作的内部信号。另一方面，控制信号生成部310，对进行控制信息的读出的命令S-CMD和外部信号进行解释，并生成对第2区域160的控制信息的读出进行控制的控制信号。此外，控制信号生成部310，既可以通过解释READ命令和外部信号，生成对第2区域160的控制信息的读出进行控制的控制信号，也可以通过对进行控制信息的读出的命令S-CMD、READ命令和外部信号进行解释，生成控制信号。控制信号，例如为控制字线和位线的选择的信号等，后述的MODE信号，根据该控制信号生成。
控制器300还接收行地址和列地址，该行地址和列地址，被在存储器控制部231中从由主机系统400侧输入的逻辑地址，地址转换成非易失性存储器阵列115的物理地址。后述的存储器控制部231，具有根据第2区域控制信息生成的地址转换表，根据该地址转换表进行地址转换。
控制器300，将生成的内部信号、地址转换后的行地址和列地址输出到行地址缓存/解码器220和列地址缓存/解码器210中。此外，控制信号生成部310，将生成的控制信号输出到行地址缓存/解码器220和列地址缓存/解码器210中。
(1-4)字线切换装置字线切换装置133，是控制是否令第2字线131为激活(activation)的装置，分别对应各页地设置。此外，字线切换装置133如图2所示，接受MODE信号的输入和来自第1字线130的信号输入。输入到该字线切换装置133的MODE信号，是根据进行控制信息的读出的命令S-CMD生成、并输入到字线切换装置133中的信号。这里，控制信息的读出通过输入以下命令进行，例如由用于读出第2区域160的命令S-CMD、READ命令和地址的组合得到的命令，由S-CMD和地址的组合得到的命令等。这些命令，被从非易失性存储器装置100外部的存储器控制部231输入到控制器300。
以下，在第1实施方式例中，设用于读出第2区域160的S-CMD，从非易失性存储器装置100外部输入到控制器300内的控制信号生成部310中。这种情况下，控制信号生成部310根据S-CMD，生成控制第2区域160的读出的控制信号。然后，行地址缓存/解码器220，生成基于该控制信号的MODE信号，输入到字线切换装置133中。然后，字线切换装置133，根据MODE信号的输入和来自第1字线130的信号的输入，输出决定第2字线131的激活/非激活的信号。
例如，设字线切换装置133如图2所示由OR电路形成的。若S-CMD输入到控制信号生成部310中，视为OR电路中被输入“H”的MODE信号。当“H”的MODE信号输入时，不论第1字线130的输入是什么，OR电路的输出都会成为“H”，第2字线131会被激活。另外，在图2中，MODE信号会被一次性输入到设置在各页上的多个字线切换装置133中。因而，多页中的第2区域160的第2字线131会被一次性激活。
另一方面，当通常的命令被输入，并且OR电路中被输入“L”作为MODE信号时，第2字线131的激活/非激活被根据第1字线130的输入决定。也就是说，如果第1字线130为激活，则第2字线131也为激活；如果第1字线130为非激活的话，则第2字线131也为非激活。另外，字线切换装置133只要能够根据MODE信号来控制第1字线130和第2字线131的激活/非激活即可，并不限定于OR电路。
(1-5)位线切换装置位线切换装置185，设置在第1位线140和第2位线142、与第2区域160的非易失性存储器单元170之间，切换第1位线140或第2位线142的任一来与非易失性存储器单元170连接。第2区域160的各个第1位线140，被列地址通用的第2区域160的多个非易失性存储器单元170共用。这里，在读出多页的第2区域160的控制信息时，通过切换到第2位线142来读出控制信息，能够防止数据的冲突。
具体讲，位线切换装置185，如图2所示是例如由PMOS晶体管和NMOS晶体管构成。PMOS晶体管设置在第2区域160的非易失性存储器单元170与第1位线140之间，NMOS晶体管设置在第2区域160的非易失性存储器单元170与第2位线142之间。而且，PMOS晶体管和NMOS晶体管的栅极，接受MODE信号的输入。这里，MODE信号如上所述，是根据用于读出第2区域160的S-CMD、由控制信号生成部310和行地址缓存/解码器220生成的信号。
在控制信息的读出时、S-CMD被输入到控制信号生成部310中，且“H”的MODE信号被输入到各晶体管的栅极中的情况下，NMOS晶体管导通(ON)，PMOS晶体管关断(OFF)，第2区域160的非易失性存储器单元170与第2位线142连接。另一方面，在通常的命令被输入，且作为MODE信号输入“L”的情况下，NMOS晶体管关断，PMOS晶体管导通，第2区域160的非易失性存储器单元170与第1位线140连接。也就是说，位线切换装置185，在输入“H”的MODE信号的情况下，将来自第1位线140的数据的读出置为无效，将来自第2位线142的数据的读出置为有效。这时，通过“H”的MODE信号被输入到字线切换装置133中，将多页第2字线131激活。这样，后述的位线选择装置180，可以通过第2位线142，从第2区域160的非易失性存储器单元170中，从多页中将控制信息读出。
另一方面，通常时MODE信号为“L”，位线切换装置185，将在多页的非易失性存储器单元170中共同连接的第1位线140置为有效。这时，通过后述的行地址缓存/解码器220，只有访问目的页的第1字线130和第2字线131被激活。这样，1页的数据，通过第1位线140被从访问目的页的非易失性存储器单元170中读出。
另外，位线切换装置185，只要能对第1位线140、和用于读出多页第2区域的第2位线142进行切换即可，并不限于上述PMOS和NMOS晶体管的结构。
(1-6)行地址缓存/解码器行地址缓存/解码器220，将经过控制器300输入的行地址解码，选择对应输入地址的第1字线130和第2字线131。此外，行地址缓存/解码器220，对控制器300生成的、控制通常的读出或写入的内部信号进行接收，并对读出或写入进行控制。进而，行地址缓存/解码器220，还对控制信号生成部310根据命令S-CMD生成的控制信号进行接收，并生成的MODE信号。然后，行地址缓存/解码器220，将生成的MODE信号输入到字线切换装置133、位线切换装置185、以及后述的选择器182中。
这里如上所述，MODE信号，是按照用于第2区域160的读出的命令S-CMD，控制字线选择的字线选择用控制信号、和控制位线选择的位线选择用控制信号，同时是按照命令控制后述的选择器182，并对读出数据到读出放大器190中的位线进行选择的控制信号。此外，如上所述，通过在通常时和第2区域读出时改变MODE信号的电平，来实施第2区域160的读出控制。
再有，行地址缓存/解码器220，也可以构成为包括上述字线切换装置133。也就是说，在图2中，虽然字线切换装置133被设置在非易失性存储器阵列115内，形成独立于行地址缓存/解码器220的结构，但是字线切换装置133也可以与非易失性存储器阵列115之外的行地址缓存/解码器220一体化构成。由于这样可以使非易失性存储器阵列115的面积缩小字线切换装置133对应的大小，所以是优选的。
(1-7)列地址缓存/解码器列地址缓存/解码器210，对经过控制信号生成部310输入的列地址进行解码。即，列地址缓存/解码器210，对经读出放大器190从非易失性存储器单元170中读出到数据缓存200中的1页数据的列地址进行指定。
(1-8)位线选择装置位线选择装置180，与第1位线140和第2位线142连接，根据由列地址缓存/解码器210解码得到的地址，通过位线将数据从非易失性存储器单元170中读出，或者通过位线将数据写入到非易失性存储器单元170中。
此外，位线选择装置180，具有多个选择器182，第1位线140和第2位线142与各个选择器182相连。此外，选择器182中被输入MODE信号。
位线选择装置180与第1位线140和第2位线142的连接，例如如下进行。图2中的第1选择器182(图2中，NO1的选择器182)，与第1号第1位线140连接、还与连结在位于第1组第1页的第2区域160的非易失性存储器单元170(图2中，A的非易失性存储器单元)上的第2位线142相连。同样，第2选择器182(图2中，NO2的选择器182)，与第2号第1位线140连接，还与连结在位于第1组第1页的第2区域160的非易失性存储器单元170(图2中，B的非易失性存储器单元)上的第2位线142相连。此外，第3选择器182(未图示)，与第3号第1位线140连接，还与连结在位于第1组第2页的第2区域160的非易失性存储器单元170的第2位线142相连。这样，其他的选择器182也同样，第1位线140和第2位线142成对连接。
选择器182，根据MODE信号，选择第1位线140或者第2位线142的任意一个。具体讲，选择器182在控制信息的读出时，接受基于S-CMD的“H”的MODE信号的输入，并选择第2位线142。读出的控制信息，经过后述的读出放大器190，输出到数据缓存200中。另一方面，通常时，选择器182选择第1位线140。
图3是表示第2区域160中存储的控制信息被存放在数据缓存200中的情形的示意图。若在第2区域160中，分别设第1、第2、第3、第4…页的第2区域为第2区域161、162、163、164…16n。那么，通过在控制信息读出时的对第2区域的访问，第2区域161、162、163、164…16n的控制信息被一次性读出到数据缓存200中。此外，在图3的第1号第2区域161中，含有位于图2的第1页的第2区域的非易失性存储器A和B。这样，通过上述结构，在控制信息读出时，存储在多页中的第2区域161、162、163、164…16n中的控制信息，被一次性读出到数据缓存200中。这里，在数据缓存200的缓存容量为1页程度的容量的情况下，读出1页的控制信息。
另一方面，当通常的命令被输入时，选择器182选择第1位线140。这里，读出到数据缓存200中的数据的结构，与前述的图16所示的结构相同，包含第1区域150和第2区域160的1页数据被读出到数据缓存200中。
(1-9)读出放大器读出放大器190，对通过位线选择装置180从非易失性存储器单元170中以页为单位读出的数据进行放大。然后，读出放大器190将放大了的数据输出到数据缓存200中。
(1-10)数据缓存数据缓存200，通过读出放大器接受以页为单位读出的数据，暂时进行存放，然后输出给非易失性存储器装置100外部的存储器控制部231。
(2)存储器控制部存储器控制部231，连接在主机系统400侧和非易失性存储器装置100之间，对非易失性存储器装置100发出命令，或者在主机系统400侧和非易失性存储器装置100之间进行数据、地址和命令等的接收发送。
存储器控制部231，还包括地址转换部233、RAM235。而且，存储器控制部231，在接通电源时等初始化处理时，读出第2区域的控制信息，并根据读出的控制信息，生成用于与来自主机系统400侧的访问进行对应的地址转换表。具体讲，存储器控制部231的RAM235，在控制信息读出时，存放基于从第2区域160读出的控制信息的地址转换信息。存储器控制部231，根据控制信息，生成对从主机系统400侧输入的逻辑地址与非易失性存储器阵列115的物理地址实施关联的地址转换表。地址转换表被存储在RAM235中。
地址转换部233，根据RAM235中存放的地址转换表237，将存储器控制部231接收的行地址和列地址的逻辑地址转换成物理地址，并输出给控制器300。
下面，对第1实施方式例中的非易失性存储器阵列115的控制信息的读出流程进行说明。图4，是通过输入开始命令S-CMD，从第1实施方式例中的非易失性存储器装置100中读出控制信息的情况下的时序图的一例。
在控制信息的读出时，存储器控制部231根据来自主机系统400侧的命令输入，将令控制信息的读出开始的开始命令S-CMD与外部信号CLE一起输入到控制信息生成部310中。这里，R/B信号由低变高后，若外部信号NRE改变，则控制信息被从非易失性存储器阵列115的第2区域160中读出。在图2中，1页的第2区域160，具有两个非易失性存储器单元170，如图4所示，两个数据被从第1号第2区域161中读出。
具体讲，存储器控制部231，将S-CMD输入到控制信号生成部310中。控制信号生成部310和行地址缓存/解码器220，根据S-CMD生成MODE信号，并输入到字线切换装置133、位线切换装置185和位线选择装置180的选择器182中。这里，当S-CMD被输入后，“H”的MODE信号就被生成。字线切换装置133，分别在每页上设置，接受“H”的MODE信号的输入后，激活与第2区域160对应的、多页的第2字线131。位线切换装置185，被输入“H”的MODE信号后，切断第1位线140与第2区域160的非易失性存储器单元170的连接，并将第2位线142与第2区域160的非易失性存储器单元170连接。此外，位线选择装置180的选择器182，接受“H”的MODE信号的输入后，将来自第2位线142的数据的读出置为有效。然后，控制信息被通过读出放大器190从第2位线142中读出，并暂时存放在数据缓存200中，之后向非易失性存储器装置100外部输出。
这样，多页第2字线131被激活，控制信息被从多页中的各个第2区域160中，通过对应的第2位线142，暂时存放到数据缓存200中。这样，因为控制信息被一次性从多页中读出，所以能够缩短控制信息的读出时间。这里，存储器控制部231根据读出的控制信息生成地址转换表。因而，若控制信息被一次性从多页中地读出，则用于生成地址转换表的数据被一次性读出。因此，能够以较短时间生成地址转换表等，从而能够缩短到可以对非易失性存储器装置进行访问为止的时间。
另外，由于数据缓存200的缓存容量，通常为对应1页或者数页程度的容量，因此不能一次性将所有页的控制信息读出。因此，例如也可以使用组地址等仅选择给定的区域，不超过数据缓存容量地读出控制信息。
<第2实施方式例> 图5，是装载在图1的第1实施方式例中的非易失性存储器装置上的非易失性存储器阵列的另一结构图。在第2实施方式例中，与第1实施方式例相比，以下说明的非易失性存储器阵列、字线切换装置134和位线切换装置187的结构不同，其他的整体结构由于与第1实施方式例的图1相同所以省略说明。
(1)非易失性存储器阵列字线包括第1字线132，用于从多页的第1区域150中选择1页的第1区域150；以及，第2字线136，用于从多页的第2区域160中选择1页的第2区域160。这里，第1区域150的非易失性存储器单元170，与第1字线132和第1位线140连接。另一方面，第2区域160的非易失性存储器单元170，与第2字线136、第1位线140以及第2位线142连接。
(2)字线切换装置字线切换装置134，是切换是否将第1字线132或第2字线136的任何一方激活的装置，并对应每页分别设置。此外，字线切换装置134，与第1实施方式例的字线切换装置134不同，如图5所示由例如AND电路构成。
第2实施方式例中，设控制信息读出时与第1实施方式例同样，用于读出第2区域160的S-CMD被输入到控制信号生成部310中。此外，设行地址缓存/解码器220，接收控制信号生成部310根据命令S-CMD生成的控制信号，并将“L”的MODE信号输入到AND电路的字线切换装置134中。行地址缓存/解码器220，还根据控制信号生成用于选择多页的第2字线136的信号。通过该生成信号，激活多页中的第2字线136。或者，也可以令S-CMD包含用来选择给定的第2字线136的地址，并根据该地址来将多页中的第2字线136激活。设该第2字线136的信号，被输入到AND电路的字线切换装置134中。
这里，若向AND电路输入“L”的MODE信号，则其输出就为“L”，相应的第1字线132被置为非激活。进而如上所述，能够将多页中的第2区域160的第2字线136一次性激活。
另一方面，在通常的命令被输入的情况下，根据输入地址，决定第1字线132和第2字线136的激活/非激活。具体讲，根据输入地址，如果第2字线136为激活，第1字线132也为激活；如果第2字线136为非激活，第1字线132也为非激活。也就是说，通常时，行地址缓存/解码器220对输入地址进行解码，所得到的结果是，仅相应的第1字线132和第2字线136被激活。
另外，字线切换装置134，只要能够根据S-CMD控制第1字线132和第2字线136的激活/非激活即可，并不限于AND电路。
(3)位线切换装置位线切换装置187，如图5所示，例如由PMOS晶体管和NMOS晶体管构成。NMOS晶体管，分别设置在第2区域160的非易失性存储器单元170和第1位线140之间，PMOS晶体管分别设置在第2区域160的非易失性存储器单元170和第2位线142之间。
这里，在控制信息的读出时，根据用于读出第2区域160的S-CMD，生成“L”的MODE信号。然后，若NMOS晶体管和PMOS晶体管的栅极接受到“L”的MODE信号的输入，PMOS晶体管导通，NMOS晶体管关断，第2区域160的非易失性存储器单元170与第2位线142连接。这时，根据S-CMD，多条第2字线136被对多页激活。因此，位线选择装置180，可以通过第2位线142从第2区域160的非易失性存储器单元170中，从多页中读出控制信息。
另一方面，若输入通常的命令，且“H”的MODE信号被输入给各栅极，则PMOS晶体管关断，NMOS晶体管导通，第2区域160的非易失性存储器单元170与第1位线140连接。这时，通过行地址缓存/解码器220，仅访问目的页的第1字线132和第2字线136被激活。这样，通过第1位线140，数据被从访问目的页的非易失性存储器单元170中读出。
下面，再次使用图4，对第2实施方式例中的非易失性存储器阵列115的控制信息的读出的流程进行说明。
控制信号生成部310和行地址缓存/解码器220，从存储器控制部231接受S-CMD的输入后，生成“L”的MODE信号，同时激活多个第2字线136。这时，也可以令S-CMD中包含用来对多页激活给定的第2字线136的地址。
字线切换装置134，接受“L”的MODE信号的输入后，将第1区域150的第1字线132置为非激活。这时，多页中的第2字线131被激活。位线切换装置187，在被输入“L”的MODE信号后，切断第1位线140和第2区域160的非易失性存储器单元170的连接，并将第2位线142与第2区域160的非易失性存储器单元170连接。此外，位线选择装置180的选择器182，接受“L”的MODE信号输入后，将来自第2位线142的数据的读出置为有效。这样，从第2位线142中读出的控制信息，被暂时存放在数据缓存200中，之后向非易失性存储器装置100外部输出。
因此，由于控制信息被一次性从多页中读出，因此能够缩短控制信息的读出时间。由此，根据控制信息进行的地址转换表的生成等、初始化中所需要的时间被缩短，到可以对非易失性存储器装置进行访问为止的时间能够得以缩短。
<第3实施方式例> 图6是第3实施方式例中的非易失性存储器装置的结构图。图7是装载在图6的非易失性存储器装置中的非易失性存储器阵列和位线选择装置的结构图。
如图6和图7所示，在第3实施方式例中，字线切换装置134和位线切换装置187对应位于各组的先头页上的第2区域160来进行设置这点，与第2实施方式例不同。而且，各组的先头页的第1区域150，与作为字线切换装置134的输出的第1字线132连接，先头页的第2区域160与第2字线136连接。此外，各组的先头页以外的页中，第1区域150和第2区域160都与共同的共同字线137连接。其他结构因为与第2实施方式例相同所以省略说明。
下面，再次使用图4，对第3实施方式例中的非易失性存储器阵列115的控制信息的读出的流程进行说明。
控制信号生成部310和行地址缓存/解码器220，从存储器控制部231接受S-CMD的输入，生成“L”的MODE信号，同时激活与各组的多个先头页相对应的第2字线136。位线切换装置187和选择器182的动作与第1实施方式例相同。由此，能够从多个先头页的第2区域160中一次性将控制信息读出。在第3实施方式例的情况下，由于字线切换装置134和位线切换装置187只给各组的先头页设置，因此只能将先头页的多个第2区域160的第2信息一次性读出。
另一方面，在访问各组的先头页以外的第2区域160时，逐页地激活共同字线137。然后从第2区域160中逐页地读出控制信息。
如上，在读出第2区域160的控制信息时，可以将能够对多页访问第2区域160的结构、和能够逐页地访问第2区域160的结构进行混合。在对多页访问第2区域160的情况下，可以缩短控制信息的读出时间。
<第4实施方式例> 图8是第4实施方式例中的非易失性存储器装置的结构图。图9是装载在图8的非易失性存储器装置中的非易失性存储器阵列的结构图。在上述的第1至第3实施方式例中，第2区域160在非易失性存储器阵列115中共用列地址，也就是形成为纵向上位置相同。而第4实施方式例中，第2区域在每组中都被配置在不同的位置上。而且，第4实施方式例中，设置有数据移位装置205，而没有设置位线切换装置和位线选择装置。以下对第4实施方式例进行说明。另外，对于与第1至第3实施方式例相同的结构省略说明。
(1)非易失性存储器阵列第2区域160被置位为在非易失性存储器阵列115中，配置被逐组移动，且各组间第2区域160的列地址不相同。也就是说，第2区域160逐组与不同的第1位线140连接。例如，如图8所示，在最初的组中，第2区域160在非易失性存储器阵列115上位于右端，而在第2组中第2区域160被比最初的组的第2区域左移一格地配置。
(2)数据移位装置非易失性存储器装置100，具有数据移位装置205。数据移位装置205，将输入到非易失性存储器装置100中的数据在非易失性存储器阵列115上的配置移位。
非易失性存储器装置100，从外部将写入到非易失性存储器单元内的数据同页地址和组地址一起接收。这时，非易失性存储器装置100中输入的1页的数据，如图8对I/O所注释的那样，与页地址和组地址无关，总是相同的排列。数据移位装置205，根据与数据一起输入的页地址和组地址，解释出要移位多少，并将数据移位。另外，设数据移位装置205，对要使每组移位多少进行存储。在数据的读出时，相反要根据读出的数据的页地址和组地址，将被移位的数据恢复原来的配置。也就是说，被在I/O中进行交换的数据的配置，总为一定。
下面使用图8进行更具体的说明。当从主机系统400侧输入用于对非易失性存储器单元进行访问的逻辑地址后，首先，存储器控制部231的地址转换部233，根据地址转换表237，将逻辑地址转换为物理地址。当数据同地址一起，从I/O输入到非易失性存储器装置100中后，数据移位装置205，进行如下的数据移位。在对最初的组进行数据写入时，将数据移位为最初组的第1区域150的最初位置(图中，第0号)在非易失性存储器阵列115上位于左端，且其物理地址向右依次增加。另外，在对第2组进行数据写入时，将数据移位为第2组的第1区域150的最初位置(图中，第0号)对应最初组的第2区域160地进行置位，且其物理地址向右端增加，并在到达右端之后，物理地址再从左端起向右依次增加。
下面，再次使用图4，对第4实施方式例中的非易失性存储器阵列115的控制信息的读出流程进行说明。
控制信号生成部310和行地址缓存/解码器220，从存储器控制部231接受用于读出第2区域160的S-CMD的输入，生成“L”的MODE信号，同时生成用于激活多个第2字线136的信号。
字线切换装置134，接受“L”的MODE信号的输入后，将第1区域150的第1字线132置为非激活。例如，如图9所示，字线切换装置134由AND电路构成，通过“L”的MODE信号的输入来将第1字线132置为非激活。这里，同一组内的第2区域160中，共用第1位线140；不同的组之间，连接在各个第2区域160上的各第1位线140不同。这样，行地址缓存/解码器220，根据S-CMD，对每组激活一条第2字线136，并对多组将多页的第2字线136一次性激活。这时，S-CMD中也可以包含对将哪组的哪些第2字线136多条激活进行指定的地址。这样，从第1位线140中读出的控制信息，被暂时存放到数据缓存200中之后，输出到非易失性存储器装置100外部。
另外，字线切换装置134只要是能够控制第1字线132和第2字线136的激活/非激活即可，不限于AND电路。
这样，通过对每组移位第2区域160的配置，来涵盖多组地从第2区域160中读出控制信息，无需设置第1实施方式例中所示的位线切换装置和位线选择装置或第2位线，可以实现非易失性存储器装置的小型化。另外，还能够缩短基于控制信息进行的地址转换表的生成等、初始化所需要的时间，从而缩短到可对非易失性存储器装置进行访问为止的时间。另外，如上所述，即使是在控制信息被从多页中的第2区域中读出的情况下，由于控制信息被从不同的第1位线中读出，因此不会发生控制信息的冲突。
<第5实施方式例> 图10是第5实施方式例中的非易失性存储器装置的结构图。图11是装载在图10的非易失性存储器装置中的非易失性存储器阵列的结构图。在上述的第4实施方式例中，第2区域160逐组配置在不同的位置上。而在第5实施方式例中，第2区域逐页配置在不同的位置上。此外，在第5实施方式例中也同样，没有设置位线切换装置和位线选择装置。以下对第5实施方式例进行说明。另外，对与第4实施方式例相同的结构省略说明。
(1)非易失性存储器阵列第2区域160置位为，在非易失性存储器阵列115上逐页移动配置，各页间第2区域160的列地址不同。也就是说，第2区域160，连接在逐页不同的第1位线140上。例如，如图11所示，在最初组的最初页中，第2区域160在非易失性存储器阵列115上位于右端，而在第2页中，第2区域160比最初页的第2区域160左移一格配置。
这里，既可以形成为所有页的第2区域都不相同，也可以是在组内令第2区域的配置逐页不同。
(2)数据移位装置第5实施方式例的非易失性存储器装置100，具有与第4实施方式例相同的数据移位装置205。
下面，使用图10进行更具体的说明。若在非易失性存储器装置100中，配置为一定的数据与地址一起被从I/O输入后，数据移位装置205就进行如下的数据移位。
在对最初组最初页进行数据写入时，数据移位成第2区域160在非易失性存储器阵列115上位于右端。更为具体地讲，将数据移位为第1区域150的最初位置(图中、第0号)在非易失性存储器阵列115上位于左端，其物理地址向右依次增加。此外，在对最初组的第2页进行数据写入时，将数据移位成第2区域160与最初页的第2区域相比左移一格。更为具体地讲，在第2页中，将数据移位为将第1区域150的最初位置(图中、第0号)对应最初页的第2区域160地来置位，且其物理地址向右增加，并在到达右端之后物理地址再从左端起依次向右增加。
下面，再次使用图4，对第5实施方式例中的非易失性存储器阵列115的控制信息的读出流程进行说明。
字线切换装置134，例如如图11所示由AND电路构成，从控制信号生成部310和行地址缓存/解码器220接受“L”的MODE信号的输入后，将第1区域150的第1字线132置为非激活。这里，同一组内的第2区域160的非易失性存储器单元，与逐页不同的第1位线140连接。从而，行地址缓存/解码器220，根据用于读出第2区域160的S-CMD，对涵盖一组内的多页的第2字线136一次性激活。然后，以1组为单位将多条第2字线136依次激活。这里，也可以令S-CMD中含有用于将给定组内的多个第2字线136激活的地址。通过激活的第2字线136和第1位线140读出的控制信息，被在数据缓存200中暂时存放，之后输出到非易失性存储器装置100外部。
这样，通过对组内的每一页移动第2区域160的配置，并涵盖组内的多页地从第2区域160中读出控制信息，则无需设置第1实施方式例所示的位线切换装置和位线选择装置或第2位线，从而可以实现非易失性存储器装置的小型化。此外，还能够缩短基于控制信息进行的地址转换表的生成等、初始化所需要的时间，缩短对非易失性存储器装置实现访问的时间。另外，如上所述，即使是在控制信息被从多页中的第2区域中读出的情况下，由于控制信息被从不同的第1位线中读出，因此不会发生控制信息的冲突。
<第6实施方式例> 图12是装载在图10的第5实施方式例中的非易失性存储器装置上的非易失性存储器阵列的另一个结构图。
第6实施方式例与第5实施方式例同样，移动非易失性存储器阵列115上的第2区域160的位置，与第1实施方式例同样使用OR电路作为字线切换装置133。字线切换装置133的输入上，连接着连接在第1区域150上的第1字线130和MODE信号(图12中，MODE1、MODE2…)；且输出上，连接着连接在第2区域160上的第2字线131。此外，给字线切换装置133，输入逐组不同的MODE信号，也就是说给最初组输入MODE1，给下一组输入MODE2。这样，通过输入不同的MODE信号，可以避免从第2区域160的非易失性存储器单元中读出的数据的冲突。此外，第2区域160的非易失性存储器单元，如图12所示，不同组之间共用第1位线140。其他结构由于与第1或第5实施方式例相同，所以省略说明。
下面，再次使用图4，对第6实施方式例的非易失性存储器阵列115的控制信息的读出流程进行说明。
控制信号生成部310和行地址缓存/解码器220，接受用于从存储器控制部231读出第2区域160的S-CMD的输入后，生成“H”的MODE信号。此外，行地址缓存/解码器220，接受S-CMD的输入，以各组为单位激活多页中的第2字线131，从而以组为单位依次激活。这时，S-CMD中也可以包含指定激活哪组的多页的地址。
字线切换装置133，例如如图12所示，由OR电路构成。接受“H”的MODE信号的输入后，不管第1字线130的输入是什么，都激活多页中的第2区域160的第2字线131。从而，控制信息被分别从多页中的第2区域160中，通过对应的第1位线140，读出到读出放大器190中，并在数据缓存200中暂时存放之后，向存储器装置外部输出。
通过以上结构，能够得到与第5实施方式例相同的效果。
<第7实施方式例>
第7实施方式例中，说明控制信息的读出过程中的另一个流程。图13是通过READ命令和多个地址的输入，将控制信息从非易失性存储器装置100中读出的情况下的时序图的一例。例如，使用第2实施方式例所示的图5的非易失性存储器装置100，说明另一个控制信息的读出流程。
在控制信息的读出时，存储器控制部231，首先将通常的页读出的READ命令与外部信号CLE一起输入。接着，将多个希望的地址S-ADDR与外部信号ALE一起输入。这里，当R/B信号从低变高以后，若外部信号NRE改变，控制信息就被从非易失性存储器阵列115的多页中的第2区域160中读出。
具体讲，在控制信息的读出时，控制信号生成部310和行地址缓存/解码器220，根据接收的READ命令生成“L”的MODE信号，并输入给字线切换装置134、位线切换装置187和位线选择装置180的选择器182。行地址缓存/解码器220，还对被输入的地址转换后的地址进行解码，并激活相应的第2字线136。这时，行地址缓存/解码器220如图13所示，激活对应输入的多个地址的、多页的第2字线136。字线切换装置134，分别对每一页设置，接受生成的“L”的MODE信号后，将第1区域的第1字线132置为非激活。
位线切换装置187和位线选择装置180的选择器182，接受“L”的MODE信号的输入后，将来自第2位线142的数据的读出置为有效。然后，控制信息被分别从多页中的第2区域160中，通过第2位线142读出到读出放大器182中，并在数据缓存200中暂时存放。
这样，由于控制信息被一次性从多页中读出，所以能够缩短控制信息的读出时间。此外，通过将地址与命令的输入一同输入，从而能够逐组读出第2区域160，或者读出由地址指定的第2区域160。上述的第1、第3至第6实施方式例中也同样，可以通过第7实施方式例的图13所示的读出流程来读出控制信息。例如，在图6和图7所示的第3实施方式例中，通过地址指定，仅激活各组的多个先头页。在图8和图9所示的第4实施方式例中，通过地址指定，从各组起逐页地扫过多组进行激活。在图10～图12所示的第5、第6实施方式例中，通过地址指定，对每一组激活组内的多页。
另外，通过如此指定地址，还能够调整从第2区域中读出的控制信息的大小。
<第8实施方式例>
第8实施方式例中，说明控制信息的读出中的再另一个流程。图14是通过用于读出第2区域160的S-CMD和多个地址的输入，将控制信息从非易失性存储器装置100中读出的情况下的时序图的另一例。例如，使用第2实施方式例所示的图5的非易失性存储器装置100，说明该控制信息的读出流程。
若非易失性存储器装置100的存储容量增加，页数就要增加，有时一次的命令输入不能将必须的第2区域160的控制信息全部读出。
因此，在控制信息的读出时，存储器控制部231，首先将S-CMD与外部信号CLE一起输入。接着，将用于指定包含所希望的第2区域160的多页的地址S-ADDR00～S-00ADDR0n，与外部信号ALE一起输入。这里，当R/B信号由低变高后，若外部信号NRE改变，控制信息就被从非易失性存储器阵列115的第2区域160中读出。这里，通过第1次的读出，第2区域161～16n的控制信息被读出。接着，同样输入包含所希望的第2区域的地址S-ADDRm0～S-ADDRmn。于是，如图14所示，能够读出第2区域1m1～1mn的控制信息。这样，在1次控制信号的读出，不能读出所有读出数据的情况下，也就是在需要读出的控制信息的容量超过数据缓存200的容量的情况下，就要像图14所示那样分几次读出。这样，通过反复一起输入命令和地址，可以经过几次将第2区域160的控制信息读出。
上述的第1、第3至第6实施方式例中，也可以同样通过第8实施方式例的图14所示的读出流程，将控制信息读出。
<其他实施方式例>
(A)在上述的实施方式例中，地址转换部233、RAM235和地址转换表237，设置在非易失性存储器装置100外部的存储器控制部231内。这些地址转换部233、RAM235和地址转换表237，也可以如图15所示设置在非易失性存储器装置100的内部。
这种情况下，在非易失性存储器装置100接通电源时，控制信息被从第2区域160中读出。非易失性存储器装置100内部的控制器300，根据该控制信息，生成用于地址转换的地址转换表，并将地址转换表存储在RAM235中。当进行数据的读出写入时，地址转换部233根据地址转换表进行地址转换。
(B)在上述实施方式例中，第1区域150和第2区域160的非易失性存储器单元，分别与不同的字线连接。例如，图1的非易失性存储器装置100的第1区域150与第1字线130连接，第2区域160与第2字线131连接。而且，在读出第2区域160的控制信息时，激活对应的第2区域131。这时，第1字线130处于非激活状态。但是，也可以形成例如将第1区域150和第2区域160连接在共同的字线上的结构。这种情况下，当读出第2区域160的控制信息时，激活对应的字线，通过对应的第2位线从第2区域160中读出控制信息。这时，由于第1区域150和第2区域160连接在共同的字线上，因此连接在该共同字线上的第1区域150的字线也被激活。但是，当读出第2区域160的控制信息时，第1区域150的第1位线140不被选择，因此不会从第1区域150中读出数据。如上，通过字线的共同化，结构可以得到简化。此外，无需用于激活第1字线130或第2字线131的字线切换装置133，从而使结构变得简单。
本发明中的非易失性存储器装置，具有可缩短接通电源时的初期化处理时间的结构，适合作为应用于存储卡等外部存储装置中的存储器来使用。此外，还可以应用在手机、数码相机等AV机器中内置的存储装置的用途中。
权利要求
1.一种非易失性存储器装置，具有非易失性存储器阵列，该非易失性存储器阵列包括多个页，该页是数据的读出单位，由多个非易失性存储器单元构成，其特征在于所述页分别具有存储数据的第1区域、和存储所述第1区域的数据所附带的控制信息的第2区域，包括从所述页中读出数据的读出装置；以及，将通过所述读出装置从页中读出的数据暂时存储的数据缓存，在所述控制信息的读出时，所述读出装置从多页中将所述第2区域一次性读出。
2.根据权利要求1所述的非易失性存储器装置，其特征在于，还包括将所述读出装置与所述第1及第2区域的非易失性存储器单元之间连接的位线，多页中的第2区域的读出单位内的非易失性存储器单元，连接在互不相同的位线上。
3.根据权利要求1所述的非易失性存储器装置，其特征在于，还包括存储器控制部，根据通过所述读出装置从多页中一次性读出的第2区域的控制信息，生成对从控制所述非易失性存储器装置的系统中输入的逻辑地址、与非易失性存储器阵列的物理地址进行关联的地址转换表。
4.根据权利要求3所述的非易失性存储器装置，其特征在于，所述存储器控制部，将为了对所述非易失性存储器装置进行访问而输入的逻辑地址，根据所述地址转换表转换成物理地址。
5.根据权利要求1所述的非易失性存储器装置，其特征在于，还包括多条第2位线，连接在多页中的第2区域的读出单位内的各个非易失性存储器单元上，所述读出装置，在所述控制信息的读出时，通过对应的多条第2位线，从多页中的第2区域的非易失性存储器单元中，读出控制信息。
6.根据权利要求5所述的非易失性存储器装置，其特征在于，所述第1及第2区域的非易失性存储器单元被配置为行列状，并且还包括多条第1字线，在行方向上配置，对于每一所述页，将所述第1区域的非易失性存储器单元共同连接；多条第2字线，在行方向上配置，对于每一所述页，将在所述第2区域的非易失性存储器单元共同连接；多条第1位线，将配置于所述第1及第2区域的列方向上的非易失性存储器单元共同连接；以及，字线选择装置，在所述控制信息的读出时以外、即通常时，按每页激活第1及第2字线，并在所述控制信息的读出时，对多页激活多条第2字线，所述读出装置，包括位线选择装置，在所述通常时，选择多条第1位线，并通过所述多条第1位线从1页的第1区域及第2区域的非易失性存储器单元中读出数据；在所述控制信息的读出时，选择多条第2位线，并通过所述多条第2位线从多页中的第2区域的非易失性存储器单元中读出控制信息。
7.根据权利要求1所述的非易失性存储器装置，其特征在于，所述第1及第2区域的非易失性存储器单元被配置为行列状，还包括多条第1位线，将配置于所述第1及第2区域的列方向上的非易失性存储器单元共同连接，多页中的第2区域的读出单位内的非易失性存储器单元，分别连接在不同的第1位线上。
8.根据权利要求7所述的非易失性存储器装置，其特征在于，还包括多条第1字线，在行方向上配置，对于每一所述页将所述第1区域的非易失性存储器单元共同连接；多条第2字线，在行方向上配置，对于每一所述页，将所述第2区域的非易失性存储器单元共同连接；以及，字线选择装置，在所述控制信息的读出时以外、即通常时，按每一页激活第1及第2字线；在所述控制信息的读出时，对多页激活多条第2字线，所述读出装置包括位线选择装置，在所述通常时，选择多条第1位线，并通过对应的所述多条第1位线，从1页的第1区域及第2区域的非易失性存储器单元中读出数据；在所述控制信息的读出时，选择多条第1位线，并通过所述多条第1位线，从多页中的第2区域的非易失性存储器单元中读出控制信息。
9.根据权利要求5或7所述的非易失性存储器装置，其特征在于，所述字线选择装置，具有字线切换装置，接受根据实施所述控制信息的读出的命令生成的字线选择用的控制信号、和来自所述第1字线的信号的输入，并输出决定所述第2字线的激活/非激活的信号。
10.根据权利要求5或7所述的非易失性存储器装置，其特征在于，所述字线选择装置，具有字线切换装置，接受根据实施所述控制信息的读出的命令生成的字线选择用的控制信号、和来自所述第2字线的信号的输入，并输出决定所述第1字线的激活/非激活的信号。
11.根据权利要求6所述的非易失性存储器装置，其特征在于，还包括在所述第1及第2位线与所述第2区域的非易失性存储器单元之间设置的位线切换装置，所述位线切换装置，在被输入实施所述控制信息的读出的命令时，将所述第2区域的非易失性存储器单元与对应的第2位线连接；在所述命令没有被输入时，将所述第2区域的非易失性存储器单元与对应的第1位线连接。
12.根据权利要求11所述的非易失性存储器装置，其特征在于，所述位线切换装置，包括极性互不相同的第1开关元件和第2开关元件。
13.根据权利要求6所述的非易失性存储器装置，其特征在于，所述非易失性存储器阵列，构成为含有多个组，该组为数据的擦除单位、并包括多页，所述字线选择装置，在所述控制信息的读出时，将连接在1组内的第2区域的非易失性存储器单元上的多个第2字线激活，所述位线选择装置，通过多个第2位线从所述组内的第2区域中读出所述控制信息。
14.根据权利要求6所述的非易失性存储器装置，其特征在于，所述非易失性存储器阵列，构成为含有多个组，该组为数据的擦除单位、并包括多页，所述字线选择装置，在所述控制信息的读出时，按每一组将连接在第2区域的非易失性存储器单元上的第2字线的任意一条激活，所述位线选择装置，从各个在所述各组中的任一个第2区域中，通过对应的各个第2位线，读出所述控制信息。
15.根据权利要求1所述的非易失性存储器装置，其特征在于，具备用于从多页中将所述第2区域一次性读出的命令。
16.根据权利要求15所述的非易失性存储器装置，其特征在于，所述非易失性存储器阵列，构成为含有多个组，该组为数据的擦除单位、并包括多页，所述命令，是从多页中将组内第2区域一次性读出的命令，或者是从多页中将不同组内第2区域一次性读出的命令。
全文摘要
本发明的目的在于，提供一种能够将初始化所需时间缩短的非易失性存储器装置。提供的非易失性存储器装置(100)，具有非易失性存储器阵列(115)，其包含多个作为数据的读出单位、由多个非易失性存储器单元构成的页，其特征在于上述页分别具有存储数据的第1区域(150)和存储控制信息的第2区域(160)，并包括从上述页中读出数据的读出装置(185、180、190)；以及，将通过上述读出装置从页中读出的数据暂时存储的数据缓存(200)，并在上述控制信息的读出时，上述读出装置从多页中将上述第2区域(160)地一次性读出。
文档编号G11C16/06GK1767068SQ200510099030
公开日2006年5月3日 申请日期2005年9月5日 优先权日2004年9月3日
发明者外山昌之, 清原督三 申请人:松下电器产业株式会社