半导体电路、移位寄存器电路、显示装置以及电子设备的制作方法

专利名称：半导体电路、移位寄存器电路、显示装置以及电子设备的制作方法
技术领域：
本发明涉及半导体电路、移位寄存器电路和显示装置，并且具体地，涉 及在绝缘衬底上形成的半导体电路、移位寄存器电路和显示装置。本发明还 涉及其中并入了这种显示装置的电子设备。
背景技术：
通常，公知的半导体电路，例如，移位寄存器电路，使用单相(single phase ) 时钟作为用于操作的参考时钟，以便降低功耗，并使用锁存电路，以便改进 电势保持特性，并且即使在采用诸如低温多晶硅的具有较差晶体管特性的器 件的情况下也可以操作(例如，参考日本未审专利申请，公开号2002-175050 和10-302494 )。
不但在使用低温多晶硅的晶体管中，而且在使用具有缺陷的硅的晶体管 中，晶体管特性静态或动态地(瞬时地)变化(例如，参考"Characterization of Switching Transient Behavior in Polycrystalline-Silicon Thin-Film Transistors", Hiroyuki Ikeda， Japanese Journal of Applied Physics Vol.43， No.2,2004, pp.477-484 )。
图10示出了根据日本未审专利申请公开号2002-175050的移位寄存器电 路的结构。在图10中，尽管为了简单起见，仅仅示出了第n传输级(单元电 路)101n和第(n+l)传输级101n+l,但是其他传输级具有相同的结构。通过 以第n传输级101n为例，将对结构进行详细描述。
图10中，开关103连接在时钟线102和第n传输级101n之间。使用时 钟选择控制电路控制开关103接通和断开，以便选择性地供应从时钟线102 发送到第n传输级101n的单相水平传输时钟HCK，稍后将描述时该钟选择 控制电路。
第n传输级101n包括锁存电路104，其选择性地锁存通过开关103供 应的水平传输时钟HCK;緩冲器电路105，其输出从锁存电路104供应的锁 存脉沖；以及诸如OR电路106的时钟选择控制电路，其根据从第(n-l)传输
级输出的锁存脉冲Ain和从第n传输级101n本身输出的锁存脉沖Aout控制 开关103。
图11示出锁存电路104的结构。如图11所示，锁存电路104包括CMOS 反相器201和CMOS反相器202,其中CMOS反相器201具有P沟道MOS 晶体管Qp201和N沟道MOS晶体管Qn201, CMOS反相器202具有P沟 道MOS晶体管Qp202和N沟道MOS晶体管Qn202。 CMOS反相器201的 输入端(晶体管Qp201的栅极和晶体管Qn201的栅极的公共连接节点)与 CMOS反相器202的输出端(晶体管Qp202的漏极和晶体管Qn202的漏极的 公共连接节点)连接。CMOS反相器202的输入端(晶体管Qp202的栅极和 晶体管Qn202的栅极的公共连接节点)与CMOS反相器201的输出端(晶体 管Qp201的漏极和晶体管Qn201的漏极的公共连接节点)连接。
现在将参考图12描述具有上述结构的锁存电路104的操作，图12示出 了图示锁存电路104的输入/输出电势的变化的波形时序图。注意，移位寄存 器电路是通过输出信号表征的特定电路，其长期时间处于低电平状态(下文 称为"L-电平"状态)并且其短期时间处于高电平状态(下文称为"H-电平" 状态)。可根据移位寄存器电路的逻辑反转"L-电平"和"H-电平"。
在图10中所示的开关103处于断开状态的时期A中，由于锁存电路104 的输入/输出电势，即，CMOS反相器201的输入端的电势长期时间处于L-电平状态(例如，地(GND)电平)，所以晶体管Qp201达到增强状态并且 晶体管Qn201达到抑制状态。
在这个时期A中，由于CMOS反相器202的输入端电势(CMOS反相器 201的输出端电势)长期时间处于H-电平状态(例如，电源电势VDD),所 以晶体管Qp202达到抑制状态并且晶体管Qn202达到增强状态。在这种情况 下，当接通图10中所示的开关103并且将水平传输时钟HCK供应给锁存电 路104时，在时期B中，CMOS反相器201的输入端电势急速上升。
在与水平传输时钟HCK的半个周期一样短的时期C中，CMOS反相器 201的输入端电势达到H-电平状态，并且CMOS反相器202的输入端电势达 到L-电平状态。由于从增强状态变化到抑制状态所需要的时间比从抑制状态 变化到增强状态成所需要的时间长，因而包括在锁存电路104中的所有晶体 管Qp201 、 Qn201 、 Qp202和Qn202都达到增强状态。
然后，当水平传输时钟HCK下降时，由于所有的晶体管Qp201、 Qn201、 Qp202和Qn202都处于增强状态，所以，在时期D中，CMOS反相器201输 入端电势(CMOS反相器202输出端电势)逐渐(緩和地)下降。

发明内容
如上所述，如果晶体管特性动态(瞬时地)变化，由于当水平传输时钟 HCK下降时，CMOS反相器201的输入端电势逐渐下降，因而从移位寄存器 电路输出的波形宽度改变。这个变化导致对于晶体管特性变化和对于操作频 率变化的余量(margin)不足、可靠性下降以及高速驱动困难。
注意，将移位寄存器电路看作半导体电路的示例并且以上描述了其问题。 然而，这些问题不仅发生在移位寄存器电路中，而且发生在任何其他的半导 体电路中，该电路包括了用于在操作中保持电势的电路元件，并且该电路元 件的特征动态变化。
希望供应半导体电路、移位寄存器电路和显示装置，它们实现具有恒定 宽度的输出波形、对于晶体管特性变化和对于操作频率变化的充足余量、高 可靠性以及高速驱动。
根据本发明的实施例，提供了半导体电路，该半导体电路在第一时期中 输出主动电势(active potential )，并且在比第一时期长的第二时期中保持被动 电势(inactive potential),然后输出该被动电势，该半导体电路包括连接在供 应被动电势的电势供应部分和电路输出端之间的开关元件，并且该开关元件 在第二时期达到导通状态，以便将被动电势输出到电路输出端。该半导体电
路用作移位寄存器电路的单元电路(单元/传输级)。另外，将使用半导体电 路作为单元电路的移位寄存器电路用在显示装置中，作为组成驱动电路的移
位寄存器电路，该驱动电路驱动像素阵列部分中的像素，该显示装置包括像
素阵列部分，该像素阵列部分具有由以矩阵排布的电光元件组成的像素。
在如上配置的半导体电路、移位寄存器电路和显示装置中，由于使用连 接在供应被动电势的电势供应部分和电路输出端之间的开关元件代替了锁存 电路，以便在第二时期中保持被动电势，然后输出该被动电势，因而可以避 免锁存电路的晶体管特性的过渡变化(transitional change )的不利影响。
因此，由于避免了锁存电路的晶体管特性的过渡变化的不利影响，获得 了具有恒定宽度的输出波形，并且因此，也获得了对于晶体管特性变化和对 于操作频率变化的充足余量、高可靠性以及高速驱动。


图1是图示根据本发明的第一实施例的移位寄存器电路结构示例的方块
图2是图示根据第一实施例的移位寄存器电路的操作的波形时序图； 图3是图示根据第一实施例的变型的移位寄存器电路的结构示例的方块
图4是图示根据本发明的第二实施例的移位寄存器电路的结构示例的方 块图5是图示根据第二实施例的移位寄存器电路的操作的波形时序图； 图6是图示根据第二实施例的变型的移位寄存器电路的结构示例的方块
图7是图示根据第二实施例的变型的移位寄存器电路的操作的波形时序
图8是示意性图示本发明应用的有源矩阵显示装置的结构示例的图； 图9是详细图示像素阵列部分的结构示例的电路图； 图10是图示根据现有技术的移位寄存器电路的结构示例的方块图； 图11是图示锁存电路的结构示例的电路图； 图12是用于说明现有技术的缺点的波形图； 图13是图示根据本发明的显示装置的模块结构的平面图； 图14是图示采用根据本发明的显示装置的电视机的透视图； 图15A和15B是图示采用根据本发明的显示装置的数码相机的透视图； 图16是图示采用根据本发明的显示装置的膝上型个人计算机的透视图； 图17A和17B是图示采用根据本发明的显示装置的移动终端设备的示意 图；以及
图18是图示采用根据本发明的显示装置的摄影机的透视图。
具体实施例方式
下文中将参考附图详细描述本发明的实施例。 第一实施例
图1是图示根据本发明的第一实施例的诸如移位寄存器电路的半导体电 路的结构的方块图。本实施例中的移位寄存器电路包括绝缘衬底，并且，例 如，由多晶硅形成。
虽然移位寄存器电路包括彼此串联的多个单元电路(单元下文中称为
"传输级，，)，但是为了简单起见，仅代表性示出了第n传输级10n和第(n+l ) 传输级10n+l。 第n传输级
第n传输级10n包括第一开关元件11、第二开关元件12、 OR电路13、 反相器14和緩冲电路15。
第一开关元件11具有与时钟供应线20连接的第一端，该时钟供应线20 供应单相水平传输时钟HCK。第二开关元件12具有与电势供应部分连接的 第一端，以及与第一开关元件11的第二端连接并与输出节点Na连接的第二 端，其中电势供应部分供应地电势GND，输出节点Na是第n传输级10n的 电路输出端。第一开关元件11和第二开关元件12的每个由，例如，晶体管 构成。
OR电路(控制电路)13接收输入到第n传输级10n的脉沖Ain(也就是， 从第(n-l)传输级lOn-l输出的脉冲)和从第n传输级10n本身输出到输出节 点Na的脉沖Aout,作为两个输入。将OR电路13的输出脉沖，供应至第一 开关元件11,作为控制第一开关元件11接通(导通状态)或断开(非导通状 态)的控制脉冲。另外，通过反相器14，将OR电路13的输出脉冲供应至第 二开关元件12，作为控制第二开关元件12接通或断开的控制脉冲
第一开关元件11和第二开关元件12彼此互补地执行操作。就是说，当 第一开关元件11处于接通状态时，第二开关元件12处于断开状态，反之， 当第一开关元件ll处于断开状态时，第二开关元件12处于接通状态。
将在输出节点Na中得到的输出脉冲Aout供应给第(n+l )传输级10n+l， 作为输入脉冲Bin,并且通过緩冲电路15,将其输出，作为第n传输级10n 的移位脉沖。
第(n+l )传输级
第(n+l)传输级10n+l包括第一开关元件21、第二开关元件22、 OR 电路23、反相器24、緩沖电路25和反相器26。
第一开关元件21是与时钟供应线20连接的第一端。第二开关元件22具
有与电势供应部分连接的第一端，以及与第一开关元件21的第二端连接并且
通过反相器26与输出节点Nb连接的第二端，其中电势供应部分供应电源电 势VDD，输出节点Nb是第(n+l )传输级10n+l的电路输出端。第一开关 元件21和第二开关元件22的每个由，例如，晶体管构成。
OR电路(控制电路)23接收输入到第(n+l)传输级10n+l的脉冲Bin (也 就是，从第n传输级10n输出的脉冲Aout)和从第(n+l)传输级10n+l输出至 输出节点Nb的脉冲Bout,作为两个输入。将OR电路23的输出脉沖供应至 第一开关元件21，作为控制第一开关元件21接通(导通状态)或断开(非 导通状态)的控制脉沖。另外，通过反相器24,将OR电路23的输出脉冲供 应至第二开关元件22，作为控制第二开关元件22接通或断开的控制脉沖。
与第一开关元件11和第二开关元件12之间的关系相同，第一开关元件 21与第二开关元件22彼此互补地执行操作。使用反相器26,使来自第一开 关元件21和第二开关元件22的每个输出经历极性反转处理，将其供应至输 出节点Nb,作为第(n+l)传输级10n+l的输出脉冲Bout,然后将其供应至下 一级，也就是，第(n+2)传输级10n+2,作为输入脉冲。另外，通过緩沖电路 25输出来自第一开关元件21和第二开关元件22的每个输出，作为第(n+l) 传输级10n+l的移位脉冲输出。
图2是图示根据第一实施例的具有上述结构的移位寄存器电路的操作的 波形时序图。注意，如图2的波形时序图所示，由于输出脉沖Aout和输出脉 冲Bout分别从第一开关元件11和21通过，因而输出脉沖Aout和输出脉冲 Bout相对于水平传输时钟HCK稍有延迟。
在水平传输时钟HCK处于L-电平状态的时期A中，当将处于H-电平状 态的输入脉冲Ain从第(n-l)传输级lOn-1供应至第n传输级10n时，OR电路 13的输出L31达到H-电平状态。因此，根据反相器14的反相输出XL31, 第一开关元件ll接通，并且第二开关元件12断开。因此，输出节点Na仅受 水平传输时钟HCK影响。
接下来，在水平传输时钟HCK处于H-电平状态的时期B中，由于输出 节点Na仅受水平传输时钟HCK影响，因而第n传输级10n的输出脉冲Aout 达到H-电平状态。此外，在水平传输时钟HCK处于L-电平状态的时期C中， 输出脉冲Aout也达到L-电平状态。
这时，由于第n传输级10n的输入脉沖Ain处于L-电平状态，第n传输
级10n的输出脉冲Aout也处于L-电平状态，因而第一开关元件11断开，并 且第二开关元件12接通。由于第二开关元件12接通，因而将地电势GND供 应至输出节点Na。从而，输出节点Na的电势保持在L-电平状态。
具体地，在第一时期中，输出脉沖Aout具有主动电势，也就是，H-电平 电势。然后，在作为长时期并持续至供应了下一输入脉冲Ain时的第二时期 中，输出脉沖Aout保持被动电势，也就是，提供L-电平电势。
类似地，在时期B中，当将处于H-电平状态中的输入脉沖Bin(第n传输 级10n的输出脉冲Aout)供应至第(n+l)传输级10n+l时，OR电路23的输出 脉冲L35达到H-电平状态。从而，根据从反相器24输出的反相输出XL35, 第一开关元件21接通，并且第二开关元件22断开。因此，输出节点Nb仅 受通过反相器26中的极性反转处理得到的水平传输时钟HCK影响。
然后，在水平传输时钟HCK处于L-电平状态的时期C中，由于输出节 点Nb仅受通过反相器26中的极性反转处理得到的水平传输时钟HCK影响， 因而第(n+l)传输级10n+l的输出脉沖Bout达到H-电平状态。随后，在水平
传输时钟HCK处于H-电平状态的时期D中，输出脉冲Bout达到L-电平状
太
':、o
此时，由于第(n+l)传输级10n+l的输入脉沖Bin (第n传输级10n的输 出脉冲Aout)处于L-电平状态，并且第(n+l)传输级10n+l的输出脉沖Bout 也处于L-电平状态，因而第一开关元件21断开，并且第二开关元件22接通。 由于第二开关元件22接通，因而电源电势VDD经历了使用反相器26的极性 反转处理，并且被供应至输出节点Nb。从而，输出节点Nb的电势保持在L-电平状态。
具体地，输出脉沖Bout保持L-电平状态达长期时间，直到供应下一输入 脉冲Bin。然而，由于输出脉沖Bout是通过使用反相器26的极性反转处理得 到的，如第n传输级10n的情况，仍要经历极性反转处理的第(n+l)传输级 10n+l的输出脉沖XBout (输入至反相器26的脉冲)在第一时期中具有主动 电势，也就是，L-电平电势。然后，在作为长时期并且持续到供应下一输入 脉冲Bin为止的第二时期中，输出脉冲XBout保持被动电势，也就是，H-电 平电势。
如上所述，配置移位寄存器电路，以便在第一时期中，包括第n传输级 10n和第(n+l)传输级10n+l的每个传输级输出主动电势(第n传输级10n中的电源电势VDD和第(n+l)传输级10n+l中的地电势GND)。另外，移位寄 存器电路具有维持比第一时期长的第二时期中的被动电势(第n传输级10n 中的地电势GND和第(n+l)传输级10n+l中的电源电势VDD)并且然后输出 该被动电势的电势维持功能(锁存功能)。在此移位寄存器电路中，由于在使 用第二开关元件12和22的功能代替锁存电路的锁存功能的整个第二时期期
位寄存器电路不受锁存电路晶体管特性的过渡变化的影响。
因此，由于从移位寄存器电路输出的波形具有恒定宽度，因而可获得对 于晶体管特性变化和对于操作频率变化的充足余量、高可靠性和高速驱动。 而且，由于可以移除锁存电路，因而可以去除每个传输级的四个晶体管(参 考图ll)，也就是，晶体管数量可以减去移位寄存器电路级数量(单元数量) 的四倍，可以相当程度地减小移位寄存器电路的尺寸。 变型
图3是图示根据第一实施例的变型的移位寄存器电路的结构示例的方块 图。图3中使用与图1中相同的参考标记来表示相似的部件。
如图3所示，根据该变型的移位寄存器电路与图1中所示的第一实施例 的移位寄存器电路不同，在于使用锁存电路17和27代替了供应地电势GND (在第n传输级10n中)和电源电势VDD (在第(n+l)传输级10n+l中)作为 被动电势的电势供应部分(电源部分)。具体地，第二开关元件12和22每个 具有与锁存电路17和27中的相应一个的输入/输出端连接的第一端。
根据该变型的移位寄存器电路的其他部分结构基本上与根据第一实施例 的移位寄存器电路的结构相同。也就是，第二开关元件12的控制脉冲具有相 对于第一开关元件11的控制脉冲反转的原理。因此，当第一开关元件11接 通时，第二开关元件12断开，反之，当第一开关元件11断开时，第二开关 元件12接通。
类似地，第二开关元件22的控制脉沖具有相对于第一开关元件21的控 制脉冲反转的原理。因此，当第一开关元件21接通时，第二开关元件22断 开，反之，当第一开关元件21断开时，第二开关元件22接通。
现在将参考图2所示的波形时序图描述根据第一实施例的变型的如上配 置的移位寄存器电路的操作。
在时期A中，当水平传输时钟HCK达到L-电平状态，并且将处于H-电
平状态中的输入脉冲Ain从第(n-l)传输级lOn-l供应至第n传输级10n时， OR电路13的输出脉冲达到H-电平状态。因此，第一开关元件ll接通，并 且第二开关元件12断开。从而，输出节点Na仅受水平传输时钟HCK影响。
在时期B中，当水平传输时钟HCK达到H-电平状态时，由于输出节点 Na仅受水平传输时钟HCK影响，因而第n传输级10n的输出脉沖Aout达到 H-电平状态。随后，在时期C中，当水平传输时钟HCK达到L-电平状态时， 输出脉冲Aout也达到L-电平状态。
在此，由于第二开关元件12的接通/断开状态与第一开关元件11的接通 /断开状态相反，因而在第n传输级10n的输出脉冲Aout处于H-电平状态的 时期期间，第二开关元件12处于断开状态。因此，输出脉沖不受锁存电路 17特性的动态变化影响。当输出脉沖Aout从H-电平状态变化到L-电平状态 时，在由OR电路13和反相器14产生的延迟之后，第二开关元件12接通。
当第二开关元件12接通时，锁存电路17的输入/输出端与第一开关元件 11的第二端(输出节点Na)连接。然后，将第一开关元件11的第二端的L-电平电势锁存在锁存电路17中，并且输出节点Na的电势保持在L-电平状态。
具体地，在第一时期中，输出脉冲Aout具有主动电势，也就是，H-电平 电势，并且在作为长时期并且持续到供应下一输入脉沖Ain为止的第二时期 中，保持被动电势，也就是，L-电平电势。
类似地，在时期B中，当将处于H-电平状态中的输入脉沖Bin(第n传输 级10n的输出脉冲Aout)供应至第(n+l)传输级10n+l时，OR电路23的输出 脉冲达到H-电平状态。因此，第一开关元件21接通，并且第二开关元件22 断开。从而，输出节点Nb仅受通过反相器26中的极性反转处理获得的水平 传输时钟HCK影响。
然后，在水平传输时钟HCK处于L-电平状态的时期C中，由于输出节 点Nb仅受通过反相器26中的极性反转处理获得的水平传输时钟HCK影响， 因而第(n+l)传输级10n+l的输出脉沖Bout达到H-电平状态。随后，在水平
传输时钟HCK处于H-电平状态的时期D中，输出脉冲Bout达到L-电平状
太 心0
这里，由于第二开关元件22的接通/断开状态与第一开关元件21的接通 /断开状态相反，因而在第(n+l)传输级10n+l的输出脉沖Bout处于H-电平状 态的时期期间，第二开关元件22处于断开状态。从而，输出脉沖Bout不受
锁存电路27的特性的动态变化影响。当输出脉沖Bout从H-电平状态变化到 L-电平状态时，在由OR电路23和反相器24产生的延迟之后，第二开关元 件22-接通。
当第二开关元件22接通时，锁存电路27的输入/输出端与第一开关元件 21的第二端连接。然后，将第一开关元件21的第二端的H-电平电势锁存在 锁存电路27中，并且输出节点Na的电势保持在L-电平状态。
具体地，输出脉沖Bout长时期保持在L-电平状态，直到供应下一输入脉 冲Bin。在第一时期中，仍要经历极性反转处理的第(n+l)传输级10n+l的输 出脉沖XBout具有主动电势，也就是，L-电平电势。在作为长时期并且持续 到供应下一输入脉冲Bin为止的第二时期中，输出脉冲XBout保持被动电势， 即，H-电平电势。
如上所述，即使当采用锁存电路17和27代替了供应作为被动电势的电 源电势VDD和地电势GND的电势供应部分时，锁存电路17和27在通过利 用第二开关元件12和22锁存地电势GND和电源电势VDD的时期期间工作。 因此，不像现有技术，包括在锁存电路17和27中的所有晶体管没有达到增 强状态，并且因此，不受锁存电路17和27晶体管特性的过渡变化的影响。 因此，不像第一实施例，晶体管数量没有减少，但是实现了具有恒定宽度的 输出波形的移位寄存器。从而，也得到了对于晶体管特性变化和对于操作频 率变化的充足余量、高可靠性和高速驱动。
第二实施例
图4是图示根据本发明的第二实施例的采用诸如三态转换器(商标)的 半导体电路的移位寄存器电路的结构示例的方块图。该实施例的移位寄存器 电路也包括绝缘衬底，并且由，例如，多晶硅形成。
尽管移位寄存器电路包括相互串联的多个传输级(单元电路/单元)，但 是，为了简单起见，仅代表性示出了第n传输级30n和第(n+l)传输级30n+l。
第n传输级
第n传输级30n包括三态反相器31、开关元件32、控制脉沖产生电路 33以及反相器34和35。
三态反相器31包括P沟道晶体管311、 N沟道晶体管312和反相器313, 并且该三态反相器31与从时钟供应线40供应的单相移位时钟CP同步工作。 三态反相器31对第n传输级30n的输入脉沖Ain (第(n-l)传输级30n-l的输
出脉冲)进行极性反转处理，并且从第n传输级30n输出经处理的脉冲Ain, 作为输出脉冲Aout。将输出脉冲Aout供应至第(n+l)传输级30n+l，作为输 入脉冲Bin,并且同时通过反相器34和35供应该输出脉冲Aout,作为第n 传输级30n的移位脉冲。
开关元件32具有与供应电源电势VDD的电势供应部分连接的第 一端以 及与作为第n传输级30n的电路输出端的输出节点Na连接的第二端。例如， 开关元件32由晶体管构成。控制脉沖产生电路(控制电路)33包括反相器 331和NOR电路332,其中反相器331对第n传输级30n的输出脉冲Aout 进行极性反转处理，NOR电路332接收从反相器331输出的脉冲和第n传输 级30n的输入脉冲Ain。控制脉冲产生电路33产生控制脉冲，并且将所产生 的控制脉冲供应至将要接通或断开的开关元件32。
第(n+l)传输级
第(n+l)传输级30n+l包括三态反相器41、开关元件42、控制脉冲产生 电路43以及反相器44。
三态反相器41包括P沟道晶体管411、 N沟道晶体管412和反相器413， 并且该三态反相器41与从时钟供应线40供应的单相移位时钟CP同步工作。 三态反相器31对第n传输级30n的输入脉沖Bin (第n传输级30n的输出脉 沖Aout)进行极性反转处理，并且从第(n+l)传输级30n+l输出经处理的脉冲 Bin,作为输出脉沖Bout。将输出脉冲Bout供应至第(n+2)传输级30n+2，作 为第(n+2)传输级30n+2的输入脉沖，并且同时通过反相器44输出该输出脉 冲Bout,作为第(n+l)传输级30n+l的移位脉冲。
开关元件42具有与供应地电势GND的电势供应部分连接的第 一端，以 及与作为第(n+l)传输级30n+l的电路输出端的输出节点Nb连接的第二端。 例如，开关元件42由晶体管构成。控制脉沖产生电路(控制电路)43包括 反相器431和AND电路432，其中反相器431对第(n+l)传输级30n+l的输出 脉冲Bout进行极性反转处理，AND电路432接收从反相器431输出的脉冲 和第(n+l)传输级30n+l的输入脉冲Bin,作为两个输入。控制脉沖产生电路 43产生控制脉沖，并且将所产生的控制脉冲供应至将接通或断开的开关元件 42。
现在将参考图5所示的波形时序图描述根据第二实施例的配置如上的移 位寄存器电路的操作。注意，如图5的波形时序图所示，由于输出脉冲Aout
和输出脉沖Bout分别经过三态反相器31和41,因而输出脉冲Aout和输出脉
冲Bout相对于移位时钟CP稍有延迟。
在时期A中，三态反相器31的输入脉冲Ain达到H-电平状态，并且移 位时钟CP也达到H-电平状态，三态反相器31的N沟道晶体管312导通。 因此，三态反相器31的输出脉沖Aout达到L-电平状态。由于输入脉冲Ain 处于H-电平状态，因而控制脉冲产生电路33的输出脉冲L82达到L-电平状 态。从而，开关元件32断开，并且输出节点Na和电源电势VDD彼此不相 连。
在时期B中，当移位时钟CP达到L-电平状态时，第n传输级30n的输 出节点Na达到浮动状态。然后，例如，使用包括在第n传输级30n中的三态 反相器31的输出电容器和包括在第(n+l)传输级30n+l中的三态反相器41的 输入电容器，将输出脉冲Aout的电势保持在L-电平状态。
在时期C中，当移位时钟CP达到H-电平状态时，三态反相器31的N 沟道晶体管312导通。因此，三态反相器31的输出脉冲Aout保持L-电平电 势。
在时期D中，当三态反相器31的输入脉冲Ain达到L-电平状态，并且 移位时钟CP也达到L-电平状态时，三态反相器31的P沟道晶体管311导通。 因此，三态反相器31的输出脉沖Aout达到H-电平状态。此外，由于开关元 件32接通，并且输出节点Na与电源电势VDD连接，因而输出脉沖Aout保 持在H-电平状态。
具体地，在第一时期中，输出脉沖Aout具有主动电势，即，H-电平电势， 然后，在作为长时期并且持续到供应下一输入脉沖Ain为止的第二时期中， 输出脉沖Aout保持被动电势，即，L-电平电势。
在第(n+l)传输级30n+l中进行类似操作。在时期B中，三态反相器41 的输入脉冲Bin (第n传输级30n的输出脉冲Aout)达到L-电平状态，并且 移位时钟CP也达到L-电平状态，三态反相器41的P沟道晶体管411导通。 因此，三态反相器41的输出脉沖Bout达到H-电平状态。由于输入脉冲Bin 处于L-电平状态，因而控制脉沖产生电路43的输出脉冲L85达到L-电平状 态。因此，开关元件42断开，并且输出节点Nb和地电位GND彼此不相连。
在时期C中，当移位时钟CP达到H-电平状态时，第(n+l)传输级30n+l 的输出节点Nb达到浮动状态。然后，使用包括在第(n+l)传输级30n+l中的
三态反相器41的输出电容器和包括在第(n+2)传输级30n+2中的三态反相器 的输入电容器，将输出脉沖Bout的电势保持在H-电平状态。
在时期D中，当移位时钟CP达到L-电平状态时，三态反相器41的P 沟道晶体管411导通。因此，三态反相器41的输出脉冲Bout保持H-电平电势。
在时期E中，当三态反相器41的输入脉沖Bin达到H-电平状态，并且 移位时钟CP也达到H-电平状态时，三态反相器41的N沟道晶体管412导 通。因此，三态反相器41的输出脉冲Bout达到L-电平状态。此外，由于开 关元件42接通，并且输出节点Nb与地电势GND连接，因而输出脉冲Bout 保持在L-电平状态。
具体地，在第一时期中，输出脉冲Bout具有主动电势，即，H-电平电势， 然后，在作为长时期并且持续到供应下一输入脉沖Bin为止的第二时期中， 输出脉冲Bout保持被动电势，即，L-电平电势。
如上所述，在此采用了三态反相器31和41的移位寄存器电路中，采用 供应电源电势VDD和地电势GND的电势供应部分和开关元件32和42代替 锁存电路，以便实现在直到供应下一输入脉冲Ain/Bin的长时期时间中维持 被动电势(在第n传输级10n中的L-电平和在第(n+l)传输级10n+l中的H-电平)的电势维持功能。从而，由于移位寄存器电路不受锁存电路的晶体管 特性的过渡变化的影响，因而实现了从移位寄存器电路输出的恒定宽度波形。 因此，可以得到对于晶体管特性变化和对于操作频率变化的充足余量、高可 靠性和高速驱动。
变型
图6是图示根据第二实施例的变型的移位寄存器电路的结构示例的方块 图。图6中使用与图4中所使用的相同的参考数字来表示相似部件。
如图6所示，根据此变型的移位寄存器电路与图4中所示的第二实施例 的移位寄存器电路的不同在于使用锁存电路36和46代替供应电源电势VDD (在第n传输级30n中)和地电势GND (在第(n+l)传输级30n+l )作为一皮动 电势的电势供应部分(电势供应部分)。具体地，开关元件32和42每个具有 与锁存电路36和46的相应一个的输入/输出端连接的第一端。
此外，根据此变型的移位寄存器电路使用緩冲器37代替控制脉冲产生电 路33,并使用反相器47代替控制脉冲产生电路43。緩沖器37緩冲三态反相
器31的输出脉沖Aout,并且供应緩沖过的输出脉冲Aout作为控制开关元件 32的控制脉冲。反相器47对三态反相器41的输出脉冲Bout进行极性反转处 理，并且供应处理过的输出脉冲Bout作为控制开关元件42的控制脉冲。根 据该变型的移位寄存器电路的其他部分的结构基本上与根据第二实施例的移 位寄存器电路的结构相同。
随后，现在将参考图7所示的波形时序图描述根据第二实施例的变型的、 配置如上的移位寄存器电路的操作。注意，如图7的波形时序图所示，由于 输出脉冲Aout和输出脉冲Bout分别经过三态反相器31和41 ，所以输出脉沖 Aout和输出脉沖Bout相对于移位时钟CP稍有延迟。
在时期A中，三态反相器31的输入脉冲Ain达到H-电平状态，并且移 位时钟CP也达到H-电平状态，三态反相器31的N沟道晶体管32导通。 因此，三态反相器3的输出脉沖Aout达到L-电平状态。
由于输入脉沖Aout处于L-电平状态，因而緩沖器37的输出脉沖L61达 到L-电平状态。因此，开关元件32断开，并且输出节点Na与锁存电路36 的输入/输出端彼此不相连。从而，输出脉冲Aout不受锁存电路36的特性的 动态变化的影响。
在时期B中，当移位时钟CP达到L-电平状态时，第n传输级30n的输 出节点Na达到浮动状态。然后，例如，使用包括在第n传输级30n中的三态 反相器31的输出电容器和包括在第(n+l)传输级30n+l中的三态反相器41的 输入电容器，将输出脉沖Aout的电势保持在L-电平状态。
在时期C中，当移位时钟CP达到H-电平状态时，三态反相器31的N 沟道晶体管312导通。从而，三态反相器31的输出脉冲Aout保持L-电平电 势。
在时期D中，当三态反相器31的输入脉沖Ain达到L-电平状态，并且 移位时钟CP也达到L-电平状态时，三态反相器31的P沟道晶体管311导通。 因此，三态反相器31的输出脉沖Aout达到H-电平状态。
由于输出脉冲Aout达到H-电平状态，所以緩冲器37的输出脉冲L 61 也达到H-电平状态，并且因此，开关元件32 4妻通。此外，由于输出节点Na 与锁存电路36的输入/输出端彼此连接，因此锁存电路36锁存H-电平输出脉 沖Aout ，由此输出脉冲Aout保持在H-电平状态。
具体地，在第一时期中，输出脉冲Aout具有主动电势，即，L-电平电势，
然后，在作为长时期并且持续到供应下一输入脉沖Ain为止的第二时期中， 输出脉冲Aout保持—皮动电势，即，H-电平电势。
在第(n+l)传输级30n+l中执行类似的操作。在时期B中，三态反相器 41的输入脉冲Bin (第n传输级30n的输出脉冲Aout)达到L-电平状态，并 且移位时钟CP也达到L-电平状态，三态反相器41的P沟道晶体管411导通。 因此，三态反相器41的输出月永沖Bout达到H-电平状态。
由于输出脉沖Bout达到H-电平状态，所以反相器47的输出脉沖L62达 到L-电平状态，从而，开关元件42断开。因此，输出节点Nb与锁存电路46 的输入/输出端彼此不相连。从而，输出脉冲Bout不受锁存电路46的特性的 动态变化的影响。
在时期C中，当移位时钟CP达到H-电平状态时，第(n+l)传输级30n+l 的输出节点Nb达到浮动状态。然后，使用包括在第(n+l)传输级30n+l中的 三态反相器41的输出电容器和包括在第(n+2)传输级30n+2中的三态反相器 的输入电容器，将输出脉沖Bout的电势保持在H-电平状态。
在时期D中，当移位时钟CP达到L-电平状态时，三态反相器41的P 沟道晶体管411导通。从而，三态反相器41的输出脉沖Bout保持H-电平电 势。
在时期E中，当三态反相器41的输入脉冲Bin达到H-电平状态，并且 移位时钟CP也达到H-电平状态时，三态反相器41的N沟道晶体管412导 通。从而，三态反相器41的输出脉冲Bout达到L-电平状态。
由于输出脉冲Bout达到L-电平状态时，所以反相器47的输出脉冲L62 达到H-电平状态时，因此，开关元件42接通。因此，由于输出节点Nb与锁 存电路46的输入/输出端彼此连接，所以锁存电路46锁存L-电平输出脉沖 Bout,由此将输出脉冲Bout保持在L-电平状态。
具体地，在第一时期中，输出脉沖Bout具有主动电势，即，H-电平电势， 然后，在作为长时期并且持续到供应下一输入脉冲Bin为止的第二时期中， 保持被动电势，即，L-电平电势。
如上所述，即使当采用锁存电路36和46代替供应作为被动电势的电源 电势VDD和地电势GND的电势供应部分时，锁存电^各36和46在通过利用 开关元件32和42锁存地电势GND和电源电势VDD的时期期间工作。因此， 不像现有技术，包括在锁存电路36和46中的所有晶体管没有达到增强状态，因此，移位寄存器电路不受锁存电路36和46的晶体管特性的过渡变化的影 响。因此，实现了移位寄存器的具有恒定宽度的输出波形。从而，得到了对 于晶体管特性变化和对于操作频率变化的充足余量、高可靠性和高速驱动。
注意，尽管在上述的实施例和变型中，采取了应用开关元件和用于控制 该开关元件的控制电路以便达到恒定输出波形并且改进电势维持功能的移位 寄存器电路作为示例，但本发明不限于此。本发明不仅可应用于移位寄存器 电路，而且可应用于在其中用于维持操作电路时的电势的内部元件的特性动 态变化的一般半导体电路中，以及采用缺陷硅代替多晶硅的一般半导体电路 中。
应用
适合应用根据上述的第一和第二实施例以及变型的每个移位寄存器电路 作为组成诸如液晶显示装置和EL (电致发光)显示装置的平面(平板)显示 装置的驱动电路的移位寄存器电路。在这些显示设备的每个中，在与像素阵 列部分一起的绝缘衬底上形成驱动用于显示的像素阵列部分中的像素的驱动电路。
图8是示出应用本发明的有源矩阵显示装置的结构示例的示意图。在此， 作为示例描述在有源矩阵液晶显示装置中使用本发明的情况，其中在该有源 矩阵液晶显示装置中，将液晶单元用作像素中的电光元件。
参考图8，在诸如玻璃衬底51的绝缘衬底上提供了像素阵列部分52、 H-驱动器(水平驱动电路)53、 V-驱动器(垂直驱动电路)54、时序产生电路 (TG) 55以及緩冲电路56,其中在像素阵列部分52中，包括了液晶单元的 多个像素以矩阵形式排布在其上。
玻璃衬底51包括第一衬底和第二衬底，其中在该第一衬底中，包括了有 源元件(例如，晶体管)的多个像素电路以矩阵形式排布在其上，排布该第 二衬底以便以预定间隙面对该第一衬底。将液晶封装在第一和第二衬底之间， 以便形成显示平板(液晶平板)。
图9详细示出了像素阵列部分52的结构示例。在此，为了简单起见，示 出具有三行(第(n-l)至第(n+l)行)和四列(第(m-2)至第(m+l)列)的像素阵 列作为示例。在图9中，像素阵列部分52包括以矩阵形式排布的垂直扫描线 61n-l至61n+l和数据线(信号线)62m-2至62m+l，以及排布在垂直扫描线 61n-l至61n+l与数据线62m-2至62m+l的交叉点处的单元像素63。
单元像素63包括薄膜晶体管TFT、液晶单元LC和保持电容器Cs。在此， 液晶单元LC意指在像素电极(第一电极)和对电极(第二电极)之间产生 的电容，其中像素电极由薄膜晶体管TFT形成，安排对电极以便面对该像素 电极。
薄膜晶体管TFT具有与相应的垂直扫描线61n-l至61n+l连接的栅电极， 以及与相应的数据线62m-2至62m+l连接的源电极。液晶单元LC具有与相 应的薄膜晶体管TFT的漏电极连接的像素电极和与公共线64连接的对电极。 保持电容器Cs连接在相应的薄膜晶体管TFT漏电极和公共线64之间。将对 电极电势(公共电势)Vcom供应至公共线64。
垂直扫描线61n-l至61n+l的第一端与相应的图8中所示的V-驱动器54 的行输出端连接。例如，V-驱动器54由移位寄存器电路组成，并且响应于垂 直开始脉沖VST开始工作。另外，V-驱动器54随后产生与垂直传输时钟VCK 同步的垂直选择脉冲，将所产生的垂直选择脉沖供应至垂直扫描线61n-l至 61n+l,由此进行垂直扫描。
数据线62m-2至62m+l的第一端与相应的图中所示的H-驱动器53的行 输出端连接。H-驱动器53是数字接口驱动器，如图8中所示，包括，例如， 移位寄存器电路531、采样锁存电路(数据信号输入电路)532、行序锁存电 路533和D/A (数字/模拟)转换器534。
在H-驱动器53中，移位寄存电路响应于水平开始脉冲HST开始工作， 并且随后从传输级输出与水平传输时钟HCK同步的移位脉冲，由此进行水平 扫描。响应于从移位寄存器电路531供应的移位脉冲，采样锁存电路532在 点序基础上采样并且锁存具有预定位的输入数字图像数据。
在逐行基础上，也就是，在行序基础上，使用行序锁存电路533再次锁 存数字图象数据，其中已经在点序基础上使用采样锁存电路532锁存了该数 字图象数据。在逐行基础上输出该数字图像数据。例如，D/A转换器534具 有参考电压选择型电路结构，将从行序锁存电路533输出的用于一行的数字 图像数据转换成为模拟图像信号，并且将经转换的模拟图像信号供应至排布 在像素阵列部分52上的数据线62m-2至62m+l。
时序产生电路55产生外部供应的水平同步信号HD和垂直同步信号VD, 以及各种的时钟信号，比如上述以点时钟为基础的垂直开始脉冲VST、垂直 传输时钟VCK、水平开始脉沖HST和水平传输时钟HCK，其中该点时钟具
有根据像素阵列部分52的水平方向上的像素(点)的数量而确定的频率。
在使用时序产生电路55产生的各种时序信号之中，水平传输时钟HCK 是从两点时钟周期得到的单相时钟。通过緩沖器电路56将单相水平传输时钟 HCK供应至时钟供应线57，相对于像素阵列部分52,该时钟供应线57排布 得比移位寄存器电路531更远。时钟供应线57安排在移位寄存器电路531的 传输(移位)方向，并且供应水平传输时钟HCK至移位寄存器电路531的每 个传输级。
在具有上述结构的有源矩阵液晶显示装置中，将根据第一和第二实施例 以及变型的每个移位寄存器电路用作驱动单元像素63的驱动电路，该单元像 素63被包括在用于显示的像素阵列部分52中，并且具体地，用作H-驱动器 53的移位寄存器电路531。因此，根据第一和第二实施例以及变型的每个移 位寄存器电路实现了移位寄存器电路531的恒定宽度的输出波形、对于晶体 管特性变化和对于操作频率变化的充足余量、高可靠性以及高速驱动。从而， 极大地改进了液晶显示装置的特性。
具体地，在根据第一实施例的移位寄存器电路中，由于晶体管数量可以 减少四倍的移位寄存器电路531的级数量(单元数量)，使用相当程度地减小 了移位寄存器电路531的尺寸。从而，可减小显示平板上的驱动电路的面积， 具体地，可减小显示平板的框架的尺寸(像素阵列部分52的外围尺寸)。
注意，在该应用中，将根据第一和第二实施例以及变型的每个移位寄存 器电路用作H-驱动器53的移位寄存器电路531。然而，也可以将根据第一和 第二实施例以及变型的每个移位寄存器电路用作被包括在V-驱动器54中的 移位寄存器电路，其中V-驱动器54代替了 H-驱动器53。
根据本发明的显示设备包括图13中所示的平坦模显示设备。例如，将被 配置以便以矩阵形式结合并排布像素的像素阵列部分设置在绝缘衬底上。每 个像素包括液晶元件、有机EL器件、薄膜晶体管和薄膜电容器。排布粘接 材料使得其环绕像素阵列部分(像素矩阵部分)，并且通过粘接材料将诸如玻 璃衬底的对立衬底(counter substrate)粘合到绝缘衬底上，由此形成显示才莫 块。如果需要，透明板村底可以设置有颜色过滤器、保护膜和遮光膜。显示 模块可包括用作接收/供应信号自/至像素阵列部分之外的连接器，比如FPC (通用印刷电路)。
根据本发明的上述显示设备具有平板形状，并且可用作各种领域中的各
种电子设备的显示设备，各种电子设备比如数码相机、膝上型个人计算机、 便携式电话和摄像机，它们能够显示输入到这些电子设备或在这些电子设备 中生成的作为图像或作为视频图像的视频信号。下文中将描述采用这种显示 设备的显示设备示例。
图14示出了应用本发明的电视机。该电视机装置包括前面板12和由过
滤玻璃13组成的视频图像显示屏11。采用根据本发明的显示设备作为视频
图像显示屏11。
图15A和15B示出了应用本发明的数码相机，图15A是前视图，并且图 15B是后视图。该数码相机包括图像拾取镜头、用于闪光摄影的光发射部分 15、显示器16、控制开关、菜单开关和快门19。采用根据本发明的显示设备 作为显示器16。
图16示出了应用本发明的膝上型个人计算机。该膝上型个人计算机包括 主体20和主体盖，主体20具有用于输入字符的键盘21，主体盖具有用于显 示图像的显示器22。采用根据本发明的显示设备作为显示器22。
图17A和17B示出了应用本发明的移动终端，图17A示出了打开状态的 移动终端，并且图17B示出了关闭状态的移动终端。该移动终端包括上部主 体23、下部主体24、连接部分(折页部分于此)25、显示器26、子显示器 27、画面灯28和相机单元29。采用根据本发明的显示设备作为显示器26和 子显示器27。
图18示出了应用本发明的摄影机。该摄影机包括主体30、设置在主体 30前侧并且用于捕捉对象图像的镜头34、用于摄影的开始/停止开关35以及 监视器36。采用根据本发明的显示设备作为监视器36。
本领域技术人员应该明白，在所附的权利要求或其等价物范围内，依据 设计需求和其他因素，可以发生各种变型、组合、次组合以及变更。
相关申请的交叉引用
本发明包括与2006年10月5日在日本专利局提出的日本专利申请 JP2006-273613有关的主题，其全部内容于此并入作为参考。
权利要求
1.一种半导体电路，其在第一时期中输出主动电势并且在比该第一时期长的第二时期中保持被动电势，然后输出该被动电势，所述半导体电路包括开关元件，该开关元件连接在供应被动电势的电势供应部分和电路输出端之间，并且该开关元件在所述第二时期中达到导通状态，以致将所述被动电势输出至所述电路输出端。
2. —种移位寄存器电路，该移位寄存器电路包括彼此串联的单元电路， 并且该移位寄存器电路与时钟信号同步执行移位操作，以便所述单元电路顺 序输出移位脉冲，其中，每个所述单元电路具有开关元件，其中每个所述单元电路在第一 时期中输出主动电势，在比该第一时期长的第二时期中保持被动电势，然后电路输出端之间，并且所述开关元件在所述第二时期中达到导通状态，以致 将所述被动电势输出至所述电路输出端。
3. 根据权利要求2所述的移位寄存器电路，其中每个所述单元电路包括控制电路，该控制电路被配置以在供应所述 时钟信号时控制所述开关元件达到非导通状态，并在输出所述移位脉冲之后 控制所述开关元件达到导通状态。
4. 一种显示装置，包括像素阵列部分，该像素阵列部分包括以矩阵形式排布的像素，该像素具 有电光元件；以及驱动电路，该驱动电路包括移位寄存器电路，该移位寄存器电路具有彼 此串联的单元电路，并且该移位寄存器电路与时钟信号同步执行移位操作， 以便所述单元电路顺序输出移位脉冲，并且所述驱动电路用于与从所述单元 电路输出的移位脉沖同步地驱动所述像素阵列部分中的像素，其中，每个所述单元电路具有开关元件，其中所述单元电路在第一时期 中输出主动电势，并且在比该第一时期长的第二时期中保持被动电势，然后电路输出端之间，并且所述开关元件在所述第二时期中达到导通状态，以致 将所述被动电势输出至所述电路输出端。
5. 根据权利要求4所述的显示装置，其中，每个所述单元电路包括控制电路，该控制电路被配置以在供应所 述时钟信号时控制所述开关元件达到非导通状态，并在输出所述移位脉冲之 后控制所述开关元件达到导通状态。
6. —种电子设备，该电子设备包括权利要求4中阐述的显示装置。
全文摘要
一种半导体电路，该半导体电路在第一时期中输出主动电势，并且在比该第一时期长的第二时期中保持被动电势，然后输出该被动电势，该半导体电路包括开关元件，该开关元件连接在供应被动电势的电势供应部分和电路输出端之间，并且该开关元件在该第二时期中达到导通状态，以致将该被动电势输出至该电路输出端。
文档编号G11C19/00GK101202113SQ20071030514
公开日2008年6月18日 申请日期2007年10月8日 优先权日2006年10月5日
发明者仲岛义晴, 山内木绵子, 韦拉庞·贾鲁庞福尔 申请人:索尼株式会社