快闪存储器设备及其编程方法

专利名称：快闪存储器设备及其编程方法
技术领域：
本发明涉及一种快闪存储器设备及其编程方法，尤其涉及一种能够提高 编程速度的快闪存储器设备及编程方法。
背景技术：
通常，快闪存储器设备包括叠置在半导体衬底上的绝缘层、浮置栅极、 介电层及控制栅极。浮置栅极用作电荷存储层，下面将描述其细节。
当通过所选择的字线向控制栅极施加编程电压时，在半导体衬底与浮置
栅极之间产生F-N ( Fowler-Nordheim )隧穿现象，从而电子从半导体衬底流 入浮置栅极以执行编程操作。
存储电子的浮置栅极成为了具有比擦除阈值电压更高的电压的编程单 元，并因此可以通过读取阈值电压的这一分布差别来区分编程单元与该擦除 单元。
快闪存储器设备例如具有两种状态，擦除状态或编程状态，并且将以一 个擦除状态和一个编程状态驱动的存储设备称作单级芯片("SLC")。另一方 面，已经开发出用于存储比单级芯片SLC更多的数据的多级中的每一存储单 元的编程方法，其被称作多级芯片("MLC")。通过在阈值电压的各个分布区 间中定义彼此不同的每个数据状态的方式来操作该多级芯片MLC。下面将描 述其更多细节。
例如，当数据被存储在多级芯片MLC上时，可以将一个存储单元可能具 有的状态分为〗察除状态、PV1状态、PV2状态和PV3状态。这里，作I定PV1 状态是编程阈值电压区间中具有最低区间的编程状态，PV2状态在阈值分布 中高于PV1状态，以及PV3状态高于PV2状态。如此，对于各个阈值电压 区间，可以依次定义多位数据(即11、 01、 OO和Ol)。下面，参考图l对其 进行说明。
图1A至图1D示出快闪存储器设备的传统编程方法。将存储单元可能具 有的每一阈值电压区间分为擦除状态、PV1状态、PV2状态和PV3状态，并
且对每一状态定义2位(多位)数据值。该2位数据值的低位称为低页(low page),而高位称为高页(highpage)。低页的编程操作称为低页编程"LSB 编程"，而高页的编程:燥作称为高页编程"MSB编程"。 下面将描述多级芯片MLC的编程序列。
首先，在以块为单位配置的存储单元阵列中，擦除所选块的所有存储单 元(图1A)。随后，执行低页编程LSB操作。
在低页编程LSB操作中，在处于擦除状态的存储单元之中，将地电压施 加到所选存储单元的位线，而将电源电压施加到未选存储单元的位线。以将 编程电压施加到所选字线并且将通过电压(pass voltage)施加到未选字线的 方式，执行低页编程LSB搡作。于是，通过低页编程LSB操作的这些过程， 擦除状态的所选存储单元成为PV1状态(图IB )。
高页编程MSB操作可以分为第 一 高页编程MSB和第二高页编程MSB。
第一高页编程MSB操作是用于将所选存储单元编程为PV2状态的操作。 为了将擦除的存储单元编程为PV2状态，所选存储单元被从擦除状态通过 LSB编程到PV1状态，并且之后对其执行第一 MSB编程以使所选存储单元 成为PV2状态(图IC)。
第二高页编程MSB操作是用于将所选存储单元编程为PV3状态的操作 (图1D)。以下述方式来执行第二高页编程MSB,即在擦除状态的存储单元 中，将地电压施加到所选存储单元的位线上、且将编程电压施加到与所选存 储单元相连的字线上。
由于不得不执行将单元从擦除状态编程到各个编程状态(PV1状态、PV2 状态或PV3状态)的每一编程操作，因此可能降低多级芯片MLC的编程操 作速度。

发明内容
根据本发明，在具有不同编程阔值电压区间的多级芯片的编程操作中， 可以将阈值电压之间的不同电压施加到位线，并因此可以同时^L行具有不同 阈值电压区间的编程搡作。因此，可以降低编程的操作频率以减小编程操作 时间。
根据本发明的一个实施例的一种对快闪存储器设备进行编程的方法，包 括执行第一编程，以将单元编程至第一状态和高于该第一状态的第二状态； 以及与所述第一编程一起同时执行第二编程，以将单元编程至所述第二状态
和高于该第二状态的第三状态。
对处于擦除状态的单元之中的所选单元执行该第 一编程，使之成为该第 一状态。
所选单元是将被编程至第 一状态和第二状态的单元，并且当执行该第一 编程时，与要被编程至第一状态的单元一起，将要被编程至第二状态的单元 同时编程至第一状态。
执行该第二编程，以将处于擦除状态的单元之中的所选单元编程至第三 状态，并且同时将经所述第一编程的单元之中要被编程至第二状态的单元编 程至该第二状态。
当执行该第二编程时，将正电压施加于连接到要被编程至第二状态的单 元的位线。
所施加的该正电压为所述第二状态的阈值电压和所述第三状态的阈值电 压之间的差。
根据本发明的另一实施例， 一种对具有擦除状态、第一状态、第二状态
和第三状态的快闪存储器设备进行编程的方法，该方法包括执行第一编程， 以使得处于擦除状态的第一存储单元中的一些成为处于第一状态的第二存储 单元；以及以下述方式来执行第二编程，即将地电压施加于连接到包括第一 存储单元的串(string)的第一位线、将正电压施加于连接到包括第二存储单 元的串的第二位线，以使得所述第一存储单元成为处于第二状态的第三存储 单元，并且所述第二存储单元成为处于第三状态的第四存储单元。
在所述第二状态中，通过该第二编程」搡作，阚值电压变得高于第一状态 的阈值电压；并且在第三状态中，通过该第二编程操作，阈值电压变得高于 该第二状态的阈值电压。
所述正电压是高于地电压、并低于施加到所选位线和包括在所述串中的 漏极选择晶体管的编程电压之间的阈值电压的差的电压。
根据本发明的另 一实施例， 一种对快闪存储器设备进行编程的方法包括 执行第一编程，以将经擦除的单元中的一些编程至第 一状态和高于第一状态 的第二状态；以及以下述方式执行第二编程，即将地电压施加于连接到包括 所选存储单元的串的第 一位线以将经擦除的单元中的一些编程至高于第二状 态的第三状态，并且同时，将正电压施加于连接到存储单元的第二位线以将
经第一编程的单元编程至第二状态。
所施加的正电压是第二状态与第三状态的阈值电压之间的差。
根据本发明的一种快闪存储器设备包括存储单元阵列，其上存储数据； 以及页面緩沖器，其通过位线连接到所述存储单元，并且当执行编程时，其 向各个位线施加第一电压、第二电压或该第一和第二电压之间的第三电压中 的一个。
所述第一电压是电源电压，所述第二电压是地电压，并且第三电压是正 电压。
所施加的正电压是第二状态和第三状态的阈值电压之间的差。 以下述方式传送所述正电压即略微(slightly)导通而不是完全导通从 页面緩沖器向位线传送电压的元件的导通电压。
将参照


本发明的实施例。然而，本发明并不限于所公开的实施 例。将在随后的说明书中对本发明的其它优点、目的及特征进行说明，并且 对于本领域技术人员来说，通过研究后文，其是显而易见的。

图1A至图1D分别示出了对快闪存储器进行编程的传统方法。 图2为示出了根据本发明的快闪存储器设备的编程方法的电路图。 图3为示出了图2的页面緩沖器的电路图。
图4为示出了图2的一部分以解释根据本发明的快闪存储器设备的编程 方法的电路图。
图5A至图5F依次示出了根据本发明的快闪存储器的编程方法。 表。；、 '一 、曰一 、。'、'"、'
具体实施例方式
图2为示出根据本发明的快闪存储器设备的编程方法的电路图。 参考图2，示出了包括存储单元阵列的单元块100和与其连接的页面緩 沖器。单元块100包括多个串(string) So至Sk。以下述方式配置每个串漏 极选择晶体管DST、存储单元Fo至Fn、和源极选择晶体管SST串联连接。 每个漏极选择晶体管DST连接到位线BU至BLk中的每一个，以向串So至
Sk传送页面緩沖器PB的电压或从串So至Sk接收页面緩沖器PB的电压。各 个源极选择晶体管SST连接到公共源极线CSL。在漏极选择晶体管DST和源 极选择晶体管SST之间串联布置多个存储单元Fo至Fn。
漏极选择晶体管DST的栅极电极共享漏极选择线DSL。源极选择晶体管 SST的每个栅极电极共享源极选择线SSL并连接到其上。
当编程和擦除时，页面緩沖器PB向位线BLo至BU传送与编程和擦除 的操作对应的电压，以及在读取时接收从位线BLQ至BU施加的电压。
在本发明中，除了在典型编程操作中产生的第一电压(即0V)和第二电 压(即Vee)之外，还产生第一电压和第二电压之间的第三电压Vd。第三电 压Vd是第一电压和第二电压之间的正电压，将参考图3对其进行描述。
图3为示出图2的页面緩冲器的操作的电路图。
参考图3，尽管本发明中所使用的页面緩冲器PB是如前所述进一步产生 第三电压的页面緩沖器，但其配置与传统页面緩冲器PB相似。然而，通过 调整构成页面緩冲器PB的元件之中的某些元件的接通电压，可以从页面緩 冲器PB向位线BL选择性地传送第一至第三电压中的一个。为了便于理解， 将参考图3简要地描述页面緩冲器PB。
页面緩沖器PB包括用于选择多条位线的选择电路32，并被配置为双锁 存设计(dual latch design )。
更为具体的说明，预充电元件Pl被实现为PMOS晶体管，其响应于预 充电信号PRECHb而工作，并连接在电源电压Vcc和读出节点S0之间。编程 元件P2响应于编程信号PGM而工作，并连接在读出节点SO和第一节点El 之间。第一控制元件P3和第二控制元件P4串联连接在第二节点E2和地Vss 之间，并且所述第一控制元件P3响应于读出节点SO的电压而工作，并且所 述第二控制元件P4响应于第一锁存信号LAT1而工作。复位元件P5响应于 第一复位信号RST1而工作，并连接在所述第一节点E1和地Vss之间。第一 锁存器33连接在所述第一节点El和第二节点E2之间，并包括两个反相器 13、 14。传送元件P6响应传送信号PDUMP而工作，并连接在所述读出节点 SO和第三节点E3之间。第三控制元件P7和第四控制元件P8串联连接在所 述第三节点E3和地Vss之间，并且所述第三控制元件P7响应于施加到读出 节点SO的电压而工作，而第四控制元件P8响应于第二锁存信号LAT2而工 作。第二复位元件P9响应于第二复位信号RST2而工作，并连接在第四节点
E4和地Vss之间。第二锁存器34连接在所述第三节点E3和第四节点E4之 间，包括两个反相器I5、 16。才艮据第一输入元件P10和第二输入元件P11的 操作，输入到第二锁存器34的数据被存储在其上。第一输入元件P10响应于 第一输入信号DI而工作，并连接在第四节点E4和第五节点E5之间。第二 输入元件Pll响应于第二输入信号nDI而工作，并连接在所述第三节点E3 和第五节点E5之间。输入和输出元件P12响应于输入和输出信号PBDO而 工作，并连接在所述第一节点E1和第五节点E5之间，并且所述第五节点E5 连接到输入和输出线DIO。
选择电路32包括用于将位线BLe、 BLo连接到页面緩沖器PB的偶充电 元件P13、奇充电元件P14、偶选择元件P15和奇选择元件P16。偶充电元件 P13和奇充电元件P14通过第六节点E6串联连接在位线BLe、 BLo之间。偶 充电元件P13响应于偶充电信号DISCHe而工作，并连接在偶位线BLe和第 六节点E6之间，奇充电元件P14响应于奇充电信号DISCHo而工作，并连接 在奇位线BLo和第六节点E6之间。充电电压VIRPWR被施加到第六节点E6 。 偶选择元件P15响应于偶选择信号BSLe而工作，并连接在所述读出节点S0 和偶位线BLe之间。奇选择元件P16响应于奇选择信号BSLo而工作，并连 接在所述读出节点S0和奇位线BLo之间。
在编程操作时，如果编程信号PGM被激活，则编程元件P2被导通，并 由此将第一锁存器33的电压传送到读出节点S0。被传送到读出节点S0的电
或奇位线BLo。
另一方面，当第三电压被传送到偶或奇位线BLe或BLo时，如果编程元 件P2并非完全导通而是略微导通，并且选择信号BSLe或BSLo是激活的， 则可以输出第三电压至位线，该第三电压为第一电压和第二电压之间的正电 压。此外，如果编程信号PGM是激活的并且略^f鼓导通选择信号BSLe或BSLo, 则可以输出第三电压至位线。此时，优选的是，以位线BLe或BLo的电压为 0V的状态来执行编程操作。
接下来，将参考图2的一页110来详细描述根据本发明的编程方法。 图4为示出图2的一部分以解释根据本发明的快闪存储器设备的编程方 法的电路图。根据本发明的一方面，在所选页面中的存储单元OFo至kFo之中， 编程以使得第0单元OFo为擦除状态，第一单元1F()为PV1状态，第二单元2Fo为PV2状态，第三单元3F()为PV3状态以及第k单元kF。为PV3状态。 此时，纟察除状态、PV1状态、PV2状态和PV3状态分别称为11、 10、 00和 01。然而，这可以依据其定义来改变，并且在本发明中，依据阈值电压增加 的顺序，将编程状态定义为擦除状态、PV1状态、PV2状态和PV3状态。参 考图5A至图5F描述其实施例。
图5A至图5F依次示出了根据本发明的快闪存储器的编程方法。 参考图5A，在执行编程操作之前，以单元块为单位执行擦除操作，以使 得存储单元(包括存储单元0Fq至kFo的单元块的全部存储单元)成为处于擦 除状态的第一存储单元。执行擦除操作，从而将第一电压(即0V)施加于所 选字线WLO且将第二电压(即Vec)连接到所有位线BLo至BLk。根据擦除 操作，阈值电压分布变为擦除状态(图5B)。
参考图5C,执行作为低页编程LSB操作的第一编程操作，以将第一单 元(lFo)编程至处于PVl状态的第二存储单元。此时，同时对将要被编程为 PV2状态的第二和第K单元2Fq和KF。执行低页编程LSB操作，使之成为PV1 状态。
更为详细的，当低页编程LSB时，将编程电压施加到所选字线WLO， 并且将第一电压(即，0V)施加到所选位线BL1、 BL2和BLk，并且将第二 电压(即Vcc )施加到未选位线BL0和BL3。结果，第0单元(0FQ)保持搭v 除状态，并且第一单元(1F。)、第二单元(2F。)和第k单元(kF。)成为PV1 状态(图5D)。
参考困5E,执行作为高页编程MSB操作的第二编程操作，以将第三单 元(3F。)编程至成为PV3状态。同时，将第二单元2F。和第K单元KFo编程 至PV2状态。随后将对其进行更详细的描述。
将编程电压施加于所选字线WLO，并且将第一电压(即0V)施加于连 接到第三单元3Fo的位线BL3,以将第三单元3F。编程至PV3状态。同时， 将第三电压Vd施加于连接到第二单元2Fo的位线BL2，以将第二单元编程至 具有比PV1状态的阈值电压分布高且比PV3状态的阈值电压分布低的阈值电 压分布的PV2状态(图5F)。
同时，如果PV1状态的校验电压称为Va、 PV2状态的校验电压称为Vb 且PV3状态的校验电压称为Vc,则由于PV2状态的阈值电压必须分布在PV1 状态和PV3状态的阈值电压之间，因此优选的是所施加的第三电压Vd等于
Vc和Vb的电压差。
可能存在决定阈值电压分布的各种因素，然而，其主要取决于存储在浮 置栅极上的电子的量。可以通过字线与半导体衬底之间的电压差来确定存储 在浮置栅极上的电子的量。
如果将编程电压施加到字线并且通过位线将地电压施加到半导体衬底的 沟道，则产生由编程电压引起的控制栅极和浮置栅极之间的耦合现象。该耦 合现象导致隧穿现象，通过该隧穿现象，电子从半导体衬底流到浮置栅极， 并且经编程的单元的阈值电压可能随隧穿电子的量而改变。因此，决定经编 程的单元的阈值电压的重要因素是施加到字线的编程电压和施加到位线的电 压之间的电压差。关于这一点，将参考图表随后进行详细描述。表。
参考图6， x轴表示编程频率。且y轴表示阈值电压。在现有技术中，为 了编程至PV3状态，首先执行编程操作a以达到PV2状态，然后必须执行编 程操作b以进一步提高阈值电压至PV3状态。
然而，在本发明中，同时向连接到将被编程至成为PV2状态的单元的位 线施加电压Vd，该电压Vd等于PV2状态和PV3状态的阈值电压的差，从 而仅通过一次编程操作A即可以执行PV2状态和PV3状态的编程，因此减 少了编程:燥作时间。
对于本领域技术人员来说明显的是，可以对本发明做出各种修改和变形。 因此，本发明意欲覆盖落入所附权利要求书及其等价物的范围内的本发明的 修改和变形。
在本发明中，当执行具有多个阈值电压区间的多级芯片的编程搡作时， 向位线施加等于阈值电压的差的不同的电压，从而可以同时对具有不同阈值 电压区间的单元执行编程操作。因此，可以降低多个编程操作的频率以减少 编程操作时间。
对相关申请的交叉引用
本申请要求于2006年9月29日提交的韩国专利申请2006-96007、以及 于2007年6月27日提交的韩国专利申请2007-63576的优先权，其全部内容 通过参照而^皮合并于此。
权利要求
1、一种对快闪存储器设备进行编程的方法，包括执行第一编程，以将单元编程至第一状态和高于该第一状态的第二状态；以及与所述第一编程一起同时执行第二编程，以将单元编程至所述第二状态和高于该第二状态的第三状态。
2、 根据权利要求1所述的方法，其中，对处于擦除状态的单元之中的所 选单元执行该第一编程，使之成为该第一状态。
3、 根据权利要求2所述的方法，其中，所选单元是将被编程至所述第一 状态和第二状态的单元。
4、 根据权利要求1所述的方法，其中，当执行所述第一编程时，与要被 编程至所述第一状态的单元一起，将要被编程至所述第二状态的单元同时编 程至该第一状态。
5、 根据权利要求1所述的方法，其中，执行该第二编程，以将处于擦除 状态的单元之中的所选单元编程至所述第三状态，并且同时将经所述第一编 程的单元之中要被编程至所述第二状态的单元编程至该第二状态。
6、 根据权利要求1所述的方法，其中，当执行所述第二编程时，将正电 压施加于连接到要被编程至所述第二状态的单元的位线。
7、 根据权利要求6所述的方法，其中，所施加的该正电压为所述第二状 态的阈值电压和所述第三状态的阈值电压之间的差。
8、 一种对具有擦除状态、第一状态、第二状态和第三状态之一的快闪存储器设备进行编程的方法，该方法包括执行第一编程，以使得处于擦除状态的第一存储单元中的一些成为处于 第一状态的第二存储单元；以及以下述方式来执行第二编程，即将地电压施加于连接到包括第一存储单 元的串的第 一位线、将正电压施加于连接到包括第二存储单元的串的第二位线，以使得所述第一存储单元成为处于第二状态的第三存储单元，并且所述 第二存储单元成为处于第三状态的第四存储单元。
9、 根据权利要求8中所述的方法，其中，在所述第二状态中，通过所述 第二编程操作，其阈值电压变得高于第一状态的阈值电压；并且在第三状态中，通过该第二编程操作，其阈值电压变得高于所述第二状态的阈值电压。
10、 根据权利要求8中所述的方法，其中，所述正电压是高于地电压、 并低于施加到所选位线和包括在所述串中的漏极选择晶体管的编程电压之间 的阈值电压的差的电压。
11、 一种对快闪存储器设备进行编程的方法，包括 执行第一编程，以将经擦除的单元中的一些编程至第一状态和高于该第一状态的第二状态；以及以下述方式执行第二编程，即将地电压施加于连接到包括所选存储单元 的串的第一位线以将经擦除的单元中的一些编程至高于所述第二状态的第三 状态，并且同时，将正电压施加于连接到存储单元的第二位线以将经第一编 程的单元编程至第二状态。
12、 根据权利要求11中所述的方法，其中，所施加的正电压是第二状态 与第三状态的阈值电压之间的差。
13、 一种快闪存储器设备，包括 存储单元阵列，其上存储数据；以及页面緩冲器，其通过位线连接到所述存储单元，并且当执行编程时，其 向各个位线施加第一电压、第二电压或该第一和第二电压之间的第三电压中 的一个。
14、 根据权利要求13中所述的快闪存储器设备，其中，所述第一电压是 电源电压，所述第二电压是地电压，并且第三电压是正电压。
15、 根据权利要求14中所述的快闪存储器设备，其中，所施加的正电压 是所述第二状态和第三状态的阈值电压之间的差。
16、 根据权利要求14中所述的快闪存储器设备，其中，以下述方式传送 所述正电压即略微导通而不是完全导通从页面緩冲器向位线传送电压的元 件的导通电压。
全文摘要
本发明包括一种对快闪存储器设备进行编程的方法，包括执行第一编程，以将单元编程至第一状态和高于该第一状态的第二状态；以及与所述第一编程一起同时执行第二编程，以将单元编程至所述第二状态和高于该第二状态的第三状态。
文档编号G11C16/10GK101202112SQ20071030686
公开日2008年6月18日 申请日期2007年9月29日 优先权日2006年9月29日
发明者李熙烈 申请人:海力士半导体有限公司