半导体装置、静态存储单元、半导体存储电路的制作方法

专利名称：半导体装置、静态存储单元、半导体存储电路的制作方法
技术领域：
本发明涉及一种半导体装置，特别涉及一种存储单元结构的系统。
技术背景互补金属氧化物半导体(Complementary Metal-Oxide-Semiconductor， CMOS)是制作静态随机存取存储器(SRAM，以下以此简称)最主要的技 术。由于SRAM单元的体积减少，使得速度、效能、电路密度和SRAM单 元成本获得大大的改善。然而，随着存储单元的体积减少，写入和读取边限 (margin)的增加和最小操作电压(Vcc，min)的下降对于高效操作就变得格 外的重要。图1显示一种八个(8T)晶体管SRAM存储单元100，这个8T存储单 元100分别有第一通过栅晶体管(first pass-gate transistor) 101、第二通过栅 晶体管(second pass-gate transistor) 103、第三通过栅晶体管(third pass-gate transistor) 115、第四通过栅晶体管(forth pass-gate transistor) 117、第一上 拉晶体管(first pull-up transistor) 105、第二上拉晶体管(second pull-up transistor) 107、第一下拉晶体管(first pull-down transistor) 109和第二下拉 晶体管(second pull-down transistor) 111。在这个8T存储单元100中，通过 栅晶体管101和通过栅晶体管115的栅极113由第一字线WL-1控制。而通 过栅晶体管103和通过栅晶体管117的栅极121由第二字线WL-2控制，由 此决定是否选择这个8T存储单元100。由上拉晶体管105、 107及下拉晶体 管109、 111组成的闩锁(latch)储存状态，这个储存的状态可以通过位线组 合ABL/ABLB或BBL/BBLB来读取。在此结构中，当第一字线WL-1上为低电压而第二字线WL-2上为高电 压时，此8T存储单元100为写入状态。当第二字线WL-2上为高电压时，则 位线BBL和互补位线BBLB上为高电压，而位线ABL和互补位线ABLB上 为低电压。要从此存储装置执行读取，则第一位线WL-1上为高电压而第二位线WL-2上为低电压。当WL-1上为高电压，则位线ABL和其互补位线 ABLB为高电压，而BBL和其互补位线BBLB为低电压。图2显示8T存储单元100的设计的重叠图，这显示8T存储单元100与 生俱来的缺点——它的尺寸。8T存储单元100远比6T存储单元占据更多空 间，典型的6T存储单元大约使用0.35pm2，而8T存储单元100大约使用 0.65 (xm2。因此，需要一种八个晶体管的存储单元，其拥有良好的读取、写入边限， 以及降低的最小操作电压(Vce，min)和尺寸。发明内容本应用于SRAM存储单元的发明的优选实施例通常可以解决或规避这 些和其他问题，并达到技术上的优势。本发明一方面包括由衬底、电性连接到第一下拉晶体管的第一上拉晶体 管和电性连接到第二下拉晶体管的第二上拉晶体管所构成的半体体装置。这 些晶体管交叉电性连接，故第一下拉晶体管和第一上拉晶体管的输出电性连 接到第二上拉晶体管和第二下拉晶体管的栅极，而第二下拉晶体管和第二上 拉晶体管的输出电性连接到第一上拉晶体管和第一下拉晶体管的栅极。此外 还有四个通过栅晶体管，其中两个通过栅晶体管通过衬底平行地电性连接到 第一下拉晶体管的漏极，而其他两个通过栅晶体管通过衬底平行地电性连接 到第二下拉晶体管的漏极。电性连接到第一下拉晶体管的两个通过栅晶体管， 其有不同的(3比值，而电性连接到第二下拉晶体管的两个通过栅晶体管，其 也有不同的P比值。上述半导体装置中，上述第一P值可小于上述第三j3值，上述第二卩值 可小于上述第四(3值。上述半导体装置还可包括第一字线，上述第一字线耦接到上述第一通 过栅晶体管的栅极、上述第二通过栅晶体管的栅极、上述第三通过栅晶体管 的栅极和上述第四通过栅晶体管的栅极。上述半导体装置还可包括耦接到上述第一通过栅晶体管和上述第二通 过栅晶体管的第一字线，和耦接到上述第三通过栅晶体管和上述第四通过栅 晶体管的第二字线，且上述第一有源区具有第一宽广区及从上述第一宽广区延伸出来的两个突出区，从上述第一宽广区延伸出来的上述两个突出区大体 上与上述第二有源区的长轴平行，而上述第四有源区具有第二宽广区及从上 述第二宽广区延伸出来的两个突出区，从上述第二宽广区延伸出来的上述两 个突出区大体上与上述第三有源区的长轴平行。本发明另一方面包括了由衬底、 一对交叉连接的反相器、第一和第二读取端口和第一和第二写入端口所构成的SRAM单元。衬底之上有四个有源 区，其内的第一和第三有源区分别有一个宽广区和从宽广区延伸出来的两个 突出区，其延伸方向分别与第二和第四有源区的长轴(longitudinal axis)大 致平行。第一读取端口通过一个插塞(plug)电性连接到第一位线，而且还 通过衬底电性连接到第一反相器。而第二读取端口通过一个插塞电性连接到 第一互补位线，而且还通过衬底电性连接到第二反相器。第一写入端口通过 一个插塞电性连接到第二位线，而且还通过衬底电性连接到第一反相器。而 第二写入端口通过一个插塞电性连接到第二互补位线，而且还通过衬底电性 连接到第二反相器。第一写入端口和第二写入端口的(3比值分别比第一读取 端口和第二读取端口的卩比值大。本发明还有一方面为一种静态存储单元，包括第一有源区，上述第一 有源区包括第一宽广区和从上述第一宽广区延伸出来的两个突出区；第二有 源区，上述第二有源区的长轴大体上和上述第一宽广区所延伸出来的上述两 个突出区的长轴平行；第三有源区，上述第三有源区包括第二宽广区和从上 述第二宽广区延伸出来的两个突出区；第四有源区，上述第四有源区的长轴 大体上与上述第二宽广区延伸出来的上述两个突出区的长轴平行；第一上拉 晶体管，位于上述第二有源区内，上述第一上拉晶体管具有耦接到电压源的 源极、漏极和栅极；第一下拉晶体管，位于上述第一有源区内，上述第一下 拉晶体管具有耦接到接地点的源极、漏极和栅极；第二上拉晶体管，位于上 述第四有源区内，上述第二上拉晶体管具有耦接到上述电压源的源极、漏极 和栅极；第二下拉晶体管，位于上述第三有源区内，上述第二下拉晶体管具 有耦接到上述接地点的源极、漏极和栅极，其中上述第一上拉晶体管的漏极 和上述第一下拉晶体管耦接到上述第二上拉晶体管和上述第二下拉晶体管的 栅极，而上述第二上拉晶体管的漏极和上述第二下拉晶体管耦接到上述第一 上拉晶体管的栅极和上述第一下拉晶体管来形成一对交叉耦接的反相器；第一通过栅晶体管，位于上述第一有源区内，上述第一通过栅晶体管包括源极、 栅极和漏极，上述第一通过栅晶体管具有第一卩值，而上述第一通过栅晶体 管的漏极通过上述第一有源区耦接到上述第一下拉晶体管的漏极；第二通过 栅晶体管，位于上述第三有源区内，上述第二通过栅晶体管包括源极、栅极 和漏极，上述第二通过栅晶体管具有第二卩值，而上述第二通过栅晶体管的 漏极通过上述第三有源区耦接到上述第二下拉晶体管的漏极；第三通过栅晶 体管，位于上述第一有源区内，上述第三通过栅晶体管包括源极、栅极和漏 极，上述第三通过栅晶体管的漏极通过上述第一有源区耦接到上述第一下拉 晶体管的漏极，上述第三通过栅晶体管具有比上述第一 卩值还大的第三P值； 第四通过栅晶体管，位于上述第三有源区内，上述第四通过栅晶体管包括源 极、栅极和漏极，上述第四通过栅晶体管的漏极通过上述第三有源区耦接到 上述第二下拉晶体管的漏极，上述第四通过栅晶体管具有比上述第二卩值还 大的第四P值；第一位线，上述第一位线耦接到上述第一通过栅晶体管的源 极；第一互补位线，上述第一互补位线耦接到上述第二通过栅晶体管的源极； 第二位线，上述第二位线耦接到上述第三通过栅晶体管的源极；以及第二互 补位线，上述第二互补位线耦接到上述第四通过栅晶体管的源极，其中上述 第一通过栅晶体管和上述第三通过栅晶体管具有较大p值者作为写入端口 ， 而另一者则作为读取端口，其中上述第二通过栅晶体管和上述第四通过栅晶 体管具有较大P值者作为写入端口 ，而另一者则作为读取端口 。上述静态存储器单元还可包括第一字线，上述第一字线耦接到上述第 一通过栅晶体管的栅极、上述第二通过栅晶体管的栅极、上述第三通过栅晶 体管的栅极和上述第四通过栅晶体管的栅极。上述静态存储器单元还可包括耦接到上述第一通过栅晶体管和上述第 二通过栅晶体管的第一字线，和耦接到上述第三通过栅晶体管和上述第四通 过栅晶体管的第二字线。本发明另一方面包括了由多个存储单元组成的半导体存储电路，每一存 储单元有一个衬底和一对交叉连接的反相器。四个通过栅晶体管成对电性连 接到反相器，故通过栅晶体管通过衬底电性连接到反相器。不同的字线也分 别电性连接到这些通过栅晶体管。第一位线电性连接到与第一反相器电性连 接的其中一个通过栅晶体管，第二位线电性连接到与第一反相器电性连接的另一个通过栅晶体管，第一互补位线电性连接到与第二反相器电性连接的其 中一个通过栅晶体管，第二互补位线电性连接到与第二反相器电性连接的另 一个通过栅晶体管。上述半导体存储电路还可包括第一写入晶体管，其中上述第一写入晶 体管耦接到上述第二位线和上述第二互补位线，上述第一通过栅晶体管的栅 极和上述第三通过栅晶体管的栅极耦接在一起。上述半导体存储电路中，上述第一有源区可具有第一宽广区和从上述第 一宽广区延伸出来的两个突出区，从上述第一宽广区延伸出来的上述两个突 出区与上述第二有源区的长轴大致平行，而其中上述第四有源区具有第二宽 广区和从上述第二宽广区延伸出来的两个突出区，从上述第二宽广区延伸出 来的上述两个突出区与上述第三有源区的长轴大致平行。如本领域技术人员所知，本发明将会使得读取边限和写入边限提升，而 同时不会导致单元的面积增加。因此这也将降低此单元的最小操作电压Vcc， min。


图1显示8T SRAM存储单元现有技术的电路图。图2显示图1中所描述的8TSRAM存储单元现有技术的布线图。图3显示依照本发明的一个实施例虚拟6T SRAM单元的电路图，其所有的通过栅晶体管都被电性连接到同一字线。图4显示图3根据本发明的一个实施例所描述的虚拟6T SRAM单元的布线图，图5显示根据本发明的一个实施例虚拟6T SRAM单元的电路图，其第 一通过栅晶体管和第二通过栅晶体管电性连接到第一字线，第三通过栅晶体 管和第四通过栅晶体管电性连接到第二字线。图6显示图5根据本发明的一个实施例所描述的虚拟6T SRAM的布线图。图7显示根据本发明的一个实施例虚拟6T SRAM的电路图，其第一通 过栅晶体管和第三通过栅晶体管电性连接到第一字线，第二通过栅晶体管和 第四通过栅晶体管电性连接到第二字线。图8显示根据本发明的一个实施例虚拟6T SRAM的电路图，其第一通 过栅晶体管、第二通过栅晶体管、第三通过栅晶体管和第四通过栅晶体管均 电性连接到个别的字线。除非特别指示，在不同的图中相同的数字和符号均指相同的零件。这些 图示用来清楚地说明实施方式的相关观点，但不一定依照比例画制。其中，附图标记说明如下-101、 103、 115、 117、 301、 303、 315、 317 通过栅晶体管 105、 107、 305、 307-上拉晶体管 109、 111、 309、 311-下拉晶体管113、 119、 121、 123、 441、 443、 445、 447、 605、 607~栅极 319 写入晶体管407、 409、 413、 415、 417、 421、 423、 425、 427、 429、 430、 431、 433、 435、 437、 439、 601、 603~插塞402、 406 NMOS有源区403、 404 PMOS有源区 405 N型阱411、 419 单元内连线ABL、 ABLB、 BBL、 BBLB、 RBL、 RBLB、 WBL、 WBLB 位线 WL、 WL-1、 WL-2、 WL画3、 WL-4、 WL-5、 WL-6 字线 Vcc 电压源 Vss 接地点具体实施方式
实施例以下详细讨论本优选实施例的制作与使用。然而，必须知道的是，本发 明提供许多可以在多样特定情境下实现的应用发明观念。在此讨论的特定实 施例只是说明本发明的特定制作和使用方式，并非用以限制此发明的范围。本发明将会以一个特定的实施例来描述，特别是虚拟的6T SRAM存储 单元。然而，本发明的实施方式也可以用来组成其他形式的存储单元。图3显示根据本发明一个实施例所述的存储器装置300的电路图。将第一上拉晶体管305、第一下拉晶体管309以及第二上拉晶体管307和第二下 拉晶体管311电性连接以形成两个交叉连接(cross-coupled)的反相器。第 一下拉晶体管309和第一上拉晶体管305的漏极电性连接到第二上拉晶体管 307和第二下拉晶体管311的栅极，第二上拉晶体管307和第二下拉晶体管 311的漏极电性连接到第一上拉晶体管305和第一下拉晶体管309的栅极。存储装置300还由第一通过栅晶体管301、第二通过栅晶体管315、第三 通过栅晶体管303和第四通过栅晶体管317共四颗通过栅晶体管所组成。所 有通过栅晶体管的栅极均电性连接到单一一个控制存储单元300读写的字线 WL (这些功能于以下描述)。第一通过栅晶体管301电性连接到读位线 (RBL)，第二通过栅晶体管315电性连接到互补读位线(RBLB)，第三 通过栅晶体管303电性连接到写位线(WBL)，第四通过栅晶体管317电性 连接到互补写位线(WBLB)。第一通过栅晶体管301和第二通过栅晶体管 303电性连接到第一下拉晶体管309和第一上拉晶体管305电性连接的共同 接点。第二通过栅晶体管315和第四通过栅晶体管317电性连接到第二下拉 晶体管311和第二上拉晶体管307电性连接的共同接点。第一写入晶体管319可选择性地电性连接到写位线WBL及互补写位线 WBLB。在存储单元300的读写操作期间，第一写入晶体管319可用来控制 写位线WBL及互补写位线WBLB。图4显示图3中根据本发明一个实施例所述的存储装置300的重叠图。 虚线400所围绕的晶体管源极和栅极插塞孔代表图3中所述的一个单位单元 或单一一存储单元300的边界。要注意的是，在成品中此边界可能是不明显 的，更确切地说，单位单元400定义了设计存储器阵列的基本建构区块。此 单位单元400可以复制无限倍(如千、百万、十亿或更多)来建立可以储存 各种数据量的存储器。单位单元形成于衬底401之上，衬底401可能包括绝缘层上硅(silicon on insulator, SOI)衬底的有源层，或者是传统硅晶圆，不论是否有掺杂。 一般 而言，SOI衬底包括半导体材料层，例如硅、锗、硅锗、SOI、绝缘层上硅锗 (silicon germanium on insulator, SGOI)或这些的组合。其他的衬底例如多 层衬底、梯度衬底或混合定位衬底都可以使用。优选的是，虽然衬底401是 P型衬底，但在其他实施方式也可以是N型衬底。如图4所示，N型阱405位于P型衬底401内部，两者恰好在相反的边 上。举例来说，N型阱405也可以深N型阱(deep N-well)代替。本领域 技术人员均知，在衬底401上的N型阱405是借着注入例如磷的离子而形成 的。然而，其他N离子例如氮、砷或锑灯也可替代使用。第一 PMOS有源区403和第二 PMOS有源区404于N型阱405内形成， 而且N型阱405也包括了上拉晶体管305和第二上拉晶体管307的源极和漏 极区。任何本领域技术人员均知有源区被绝缘区隔离，例如浅沟槽隔离 (Shallow Trench Isolations, STI)。 一般而言，如本领域技术人员所知，浅 沟槽隔离是借着在有源区周围蚀刻衬底401形成沟槽，并于其内填满介质而 形成的。此沟槽最好能填入本领域熟知的传统方法组成的介质，诸如氧化物 材料、高密度等离子体氧化物或同性质之类。然而，其他形式的隔离架构也 可替代使用来隔离有源区。如图4所示，第一 NMOS有源区402及第二 NMOS有源区406位于衬 底401内N型阱405的两边。NMOS的有源区402在下拉晶体管309形成的 地方形成宽广区域，对于下拉晶体管309来说，此区域的宽度可能会介于 O.lnm至lnm，以宽度0.4pm为佳。而长度可能会介于0.04pm至0.08pm, 以长度0.05pm为佳。从NMOS有源区402的宽广区延伸出来的是两个突出 区，其与PMOS有源区403的长轴大致平行。通过栅晶体管301形成于一个 突出区之上，而通过栅晶体管303形成于另一突出区之上。这两个突出区的 长度可能介于0.04pm至O.lpm之间，以长度0.065pm为佳。宽度以介于 0.06nm至0.5pm之间为佳。通过栅晶体管301和303的沟道区域的长和宽经 过设计，可以用来控制晶体管的P值(以下对分别通过栅晶体管讨论)。NMOS有源区406也在下拉晶体管311将会形成的地方形成宽广区域， 对于下拉晶体管311而言，此宽广区域的宽度可能类似下拉晶体管309，介 于O.lpm至lpm之间，以宽度0.4pm为佳。而长度可能会介于0.04pm至 0.08nm，以长度0.05pm为佳。从NMOS有源区406的宽广区延伸出来的是 两个突出区，其与PMOS有源区404的长轴大致平行，但是与NMOS有源 区402的突出区的方向大致相反。通过栅晶体管315形成于一个突出区之上， 而通过栅晶体管317形成于另一 NMOS有源区406的突出区之上。这些突出 区的长度可能介于0.04pm至0.1nm之间，以长度0.065pm为佳。宽度以介于0.06pm至0.5pm之间为佳。通过栅晶体管315和317的长和宽经过设计， 可以用来控制晶体管的P值(以下分别通过栅晶体管讨论)。任何本领域技术人员都知道，以上所描述的尺寸只不过是用来说明本发 明的一个特定实施例。更明确地说，以上所提到的尺寸涉及45纳米世代晶体 管。然而，以上的描述并非用来限制本发明。视其他世代的晶体管，其他的 尺寸也可使用，特别是晶体管的尺寸随着未来晶体管世代的来临而减小。从NMOS有源区402的宽广区所延伸出来的突出区，其相关宽度可使得 通过栅晶体管301和303在衬底401上通过NMOS有源区402而电性连接到 下拉晶体管309。同样地，从NMOS有源区406的宽广区所延伸出来的突出 区，其相关宽度可使得通过栅晶体管315和通过栅晶体管317在衬底401上 通过NMOS有源区406而电性连接到下拉晶体管309。借着通过电性连接衬 底401，就不需要再通过另外的金属层和内部接线。栅极441形成于NMOS有源区402的突出区的部分区域之上，用以形成 通过栅晶体管301和303的栅极，栅极443形成于NMOS有源区402的宽广 区和PMOS有源区403的部分区域之上来形成下拉晶体管309和上拉晶体管 305的栅极。栅极445形成于NMOS有源区406的宽广区域和PMOS有源区 404的部分区域之上来形成上拉晶体管307和下拉晶体管311的栅极，栅极 447形成于NMOS有源区406的突出区的部分区域之上来形成通过栅晶体管 315和通过栅晶体管317的栅极。第一实施例的栅极441、 443、 445和447由一个或多个导体层所组成， 例如杂质多晶硅、金属、金属合金、其同类物和其组合。此栅极厚度小于 2,000A，若小于1000A则更好。栅极的长度(栅极下方沟道的长度)最好介 于大约10nm至110nm之间，以长度约25nm至65nm之间为佳。然而，如 果使用例如鳍式场效晶体管(Fin-typeFET， FinFET)的非传统晶体管，那 么栅极的长度可能会大大的减少，例如介于大约5nm 45nm之间，就理想长 度为大约10nm至40nm来说。栅极441、 443、 445、 447和衬底401之间有注入栅极介质(图中未示)， 此栅极介质的厚度以少于50A左右为佳，若少于20A则更好。此栅极介质 可能是单层或由多重介质材料组成的多数层，以至少有一层能包括二氧化硅、 氮化氧化物、含氮的氧化物、氮氧化硅、金属氧化物、高介电材料、其同类物或其组合为较佳。
如图4所示,上拉晶体管305的源极通过插塞407电性连接到电压源Vcc， 而上拉晶体管307的源极通过插塞409电性连接到电压源Vcc。下拉晶体管 309的源极通过两个插塞427电性连接到接地点Vss，而下拉晶体管309的漏 极通过衬底401内的NMOS有源区402电性连接到通过栅晶体管301和通过 栅晶体管303的漏极。下拉晶体管311的源极通过两个插塞429电性连接到 接地点Vss，而下拉晶体管311的漏极通过衬底401内的NMOS有源区406 电性连接到通过栅晶体管315和通过栅晶体管317的漏极。
通过栅晶体管301的源极通过插塞430电性连接到读位线RBL，此通过 栅晶体管301通过衬底401内的NMOS有源区402电性连接读位线RBL至 下拉晶体管309的漏极。通过栅晶体管301的栅极441通过插塞431电性连 接到字线。
通过栅晶体管301沟道的尺寸受到控制，以使得通过栅晶体管301的(3 比值|31小于通过栅晶体管303的|3比值|33。通过栅晶体管301的(3比值卩l 是下拉晶体管309对通过栅晶体管301的导电性比值，而通过栅晶体管303 的(3比值(33是下拉晶体管309对通过栅晶体管303的导电性比值。装置的 导电性可通过以移动率(peff)乘以沟道的长宽比来近似估计，也为peff (L/W)。如果通过栅晶体管301的长宽是变化的，那么晶体管301的(3比 值卩l将会随其变化。在此实施方式，通过栅晶体管301的卩比值pi是受控 制的，故它小于通过栅晶体管303的(3比值(33。基于较小的卩比值，通过栅 晶体管301在读取操作期间可以用来当存储单元300的读取端口。
更进一步参考图4所示第一实施例的电子接线，通过栅晶体管315的源 极通过插塞433电性连接到互补读位线RBLB，通过栅晶体管315通过衬底 401内NMOS有源区406电性连接读位线RBLB至下拉晶体管311的漏极， 通过栅晶体管315的栅极447通过插塞437电性连接到字线。参照如上所述 通过栅晶体管301，通过栅晶体管315沟道的尺寸可变化来建立p值比卩2， 其为下拉晶体管311对通过栅晶体管315的导线性比值。在此实施例中，通 过栅晶体管315的|3比值(32小于通过栅晶体管317的p比值(34。基于较小 的卩比值，通过栅晶体管315在读取操作期间可以用来当存储单元300的读 取端口。更进一步参考图4所示的第一实施例的电子接线，通过栅晶体管303的 源极通过插塞435电性连接到写位线WBL，通过栅晶体管303通过衬底401 内NMOS有源区402电性连接写位线WBL至下拉晶体管309的漏极，通过 栅晶体管303的栅极441通过插塞431电性连接到字线。依照如上所述的通 过栅晶体管301,通过栅晶体管303沟道的尺寸可变化来建立卩比值P3，其 比通过栅晶体管301的卩比值pi还大。基于较大的|3比值，通过栅晶体管 303在写入操作期间可以用来当存储单元300的写入端口。
更进一步参考图4所示第一实施例的电子接线，通过栅晶体管317的源 极通过插塞439电性连接到互补写位线WBLB，通过栅晶体管317通过衬底 401内的NMOS有源区406电性连接互补写位线WBLB至下拉晶体管311 的漏极，通过栅晶体管317的栅极447通过插塞437电性连接到字线。依照 如上所述的通过栅晶体管301，通过栅晶体管317沟道的尺寸可变化来建立卩 值比P4，其比通过栅晶体管317的(3比值P2为大。基于较大的p比值，通 过栅晶体管317在写入操作期间可以用来当存储单元300的写入端口 。
上拉晶体管305和上拉晶体管307的源极分别通过插塞407和409电性 连接到电压源Vcc。上拉晶体管305、下拉晶体管309、通过栅晶体管301及 303等的漏极与上拉晶体管307和下拉晶体管311的栅极445电性连接在一 起，其间通过单元内连线411和插塞413、 415及417。同样地，上拉晶体管 307、下拉晶体管311、通过栅晶体管315及317等的漏极与上拉晶体管305 和下拉晶体管309的栅极443电性连接在一起，其间通过单元内连线419和 插塞421、 423及425。此单元内连线以铜组成为佳，但也可是鸽、铝/铜合 金、铝、耐熔金属或金属化合物、金属硅化物、以上同类物质和其组合。
在图3和图4所说明的实施例，借着在字线WL上加上高电压导通通过 栅晶体管301、 303、 315和317，可使得此存储装置300处于写入状态。在 所有的通过栅晶体管均导通的情况下，写位线WBL、互补写位线WBLB、 读位线RBL和互补读位线WRBL都可以用来写入存储装置300。
以此实施例执行读取动作时，字线WL上要加高压来导通通过栅晶体管 301、 303、 315和317。在所有的通过栅晶体管导通的情况下，读位线RBL、 互补读位线RBLB可用来读取存储装置300。在此实施方式中，可选择使用 写位线WBL和互补写位线WBLB来读取此存储装置300。图5说明根据本发明的第二实施例虚拟6T存储装置500的电路图。在 此实施例中，通过栅晶体管301和通过栅晶体管315的栅极电性连接到同一 字线WL-1，而通过栅晶体管303和通过栅晶体管317的栅极电性连接到同 一字线WL-2。
图6说明了图5根据本发明实施例所描述的第二实施例的重叠图，此实 施例的整体布局和形成与以上参照图3和图4中所描述的实施例的布局很相 近。然而，在此实施例中，通过栅晶体管301和通过栅晶体管303的栅极并 没有电性连接到同一接点，而通过栅晶体管315和通过栅晶体管317的栅极 并没有电性连接到同一接点。反而是通过栅晶体管301、通过栅晶体管315、 通过栅晶体管303和通过栅晶体管317分别有不同的栅极441、 607、 605和 437。通过栅晶体管301的栅极441通过插塞431电性连接到字线WL-1，而 通过栅晶体管315的栅极607通过插塞601电性连接到同一字线WL-1。此 外，通过栅晶体管303的栅极605通过插塞603电性连接到字线WL-2，而 通过栅晶体管317的栅极447通过插塞437电性连接到同一字线WL-2。
图7显示根据本发明的第三实施例虚拟6T SRAM存储单元700的电路 图。在此实施例中，通过栅晶体管301和通过栅晶体管303电性连接到同一 字线WL-3。通过栅晶体管315和通过栅晶体管317电性连接到同一字线 WL-4 (与WL-3不同的字线)。
此存储单元700的重叠图与图4类似，不同之处在于，在此实施例中通 过栅晶体管301的栅极441和通过栅晶体管303的栅极441通过插塞431电 性连接到字线WL-1，而通过栅晶体管315的栅极447和通过栅晶体管317 的栅极447通过插塞437电性连接到同一字线WL-2。
图8显示根据本发明的第四实施例所述的虚拟6T SRAM存储单元800 的电路图。在此实施例中，所有通过栅晶体管的栅极都电性连接到不同的字 线。通过栅晶体管301的栅极电性连接到第三字线WL-3，通过栅晶体管315 的栅极电性连接到第四字线WL-4，通过栅晶体管303的栅极电性连接到第 五字线WL-5，而通过栅晶体管317的栅极电性连接到第六字线WL-6。
此存储单元800的重叠图与以上参照图6描述的实施例很相近，不同之 处在于，在存储单元800中通过栅晶体管的栅极441通过插塞431电性连接 到第三字线WL-3，通过栅晶体管315的栅极607通过插塞601电性连接到第四字线WL-4，通过栅晶体管303的栅极605通过插塞603电性连接到第 五字线WL-5，而通过栅晶体管317的栅极447通过插塞437电性连接到第 六字线WL-6。在此实施例中，借着在字线WL-3、 WL-4、 WL-5和WL-6上加上高电 压来分别导通通过栅晶体管301、通过栅晶体管315、通过栅晶体管303和通 过栅晶体管317，可使此存储装置800处于写入状态。另外，当在第四字线 WL-4和第六字线WL-6上加低电压时，第三字线WL-3和第五字线WL-5上 只可以加上高电压。让选定的晶体管开启，则写位线WBL、互补写位线 WBLB、读位线RBL和互补读位线WRBL都可用来写入存储装置800。以此实施例执行读取动作时，字线WL-3、 WL-4、 WL-5和WL-6上要 加高压来导通通过栅晶体管301、通过栅晶体管315、通过栅晶体管303和通 过栅晶体管317。另外，当在第四字线WL-4和第六字线WL-6上加低电压 时，第三字线WL-3和第五字线WL-5上只可以加上高电压。让选定的晶体 管开启，则读位线RBL、互补读位线RBLB可用来读取存储装置800。当不 需要读取此装置时，写位线WBL和互补写位线WBLB在此实施例中也可以 用来读取此存储装置800。如同本领域技术人员所知，本发明第一实施例中的读取边限为约280(比 现有技术6T和8T结构进步约27n/。)。而本发明的写入边限也是约450，比 现有技术进步18%。这些因素综合，使得Vcc，min从现有技术的0.85Vcc降 低至0.78Vcc。此外，这些改良没有造成存储单元空间上的成本，因为这些 单元仍然维持大约0.35pm2的空间，与现有技术6T的结构很相似。本发明虽以优选实施例公开如上，然而其并非用以限定本发明的范围， 任何本领域技术人员，在不脱离本发明的精神和范围内，当可做一定的更动 与修改，因此本发明的保护范围应以所附权利要求为准。
权利要求
1. 一种半导体装置，包括衬底，具有第一有源区、第二有源区、第三有源区和第四有源区；第一上拉晶体管，位于所述第二有源区内，所述第一上拉晶体管具有耦接到电压源的源极和漏极；第一下拉晶体管，位于所述第一有源区内，所述第一下拉晶体管具有耦接到接地点的源极、漏极以及栅极，其中所述第一下拉晶体管的漏极耦接到所述第一上拉晶体管的漏极；第二上拉晶体管，位于所述第三有源区内，所述第二上拉晶体管具有耦接到所述电压源的源极、漏极和栅极；第二下拉晶体管，位于所述第四有源区内，所述第二下拉晶体管具有耦接到所述接地点的源极、漏极和栅极，其中所述第二下拉晶体管的漏极耦接到所述第二上拉晶体管的漏极，所述第一上拉晶体管的漏极和所述第一下拉晶体管的漏极耦接到所述第二上拉晶体管的栅极和所述第二下拉晶体管的栅极，而所述第二上拉晶体管的漏极和所述第二下拉晶体管的漏极耦接到所述第一上拉晶体管的栅极和所述第一下拉晶体管的栅极；第一位线和第一互补位线；第二位线和第二互补位线；第一通过栅晶体管，位于所述第一有源区内，所述第一通过栅晶体管具有第一β值、耦接到所述第一位线的源极、漏极和栅极，其中所述第一通过栅晶体管的漏极通过所述第一有源区耦接到所述第一下拉晶体管的漏极；第二通过栅晶体管，位于所述第四有源区内，所述第二通过栅晶体管具有第二β值、耦接到所述第一互补位线的源极、漏极和栅极，其中所述第二通过栅晶体管的漏极通过所述第四有源区耦接到所述第二下拉晶体管的漏极；第三通过栅晶体管，位于所述第一有源区内，所述第三通过栅晶体管具有第三β值、耦接到所述第二位线的源极、漏极和栅极，其中所述第三通过栅晶体管的漏极通过所述第一有源区耦接到所述第一下拉晶体管的漏极，所述第三通过栅晶体管的所述第三β值与所述第一β值不同；以及第四通过栅晶体管，位于所述第四有源区内，所述第四通过栅晶体管具有第四β值、耦接到所述第二互补位线的源极、漏极和栅极，其中所述第四通过栅晶体管的漏极通过所述第四有源区耦接到所述第二下拉晶体管的漏极，所述第四通过栅晶体管的所述第四β值与所述第二β值不同。
2. 如权利要求1所述的半导体装置，其中所述第一 |3值小于所述第三卩 值，所述第二P值小于所述第四p值。
3. 如权利要求1所述的半导体装置，还包括第一字线，所述第一字线 耦接到所述第一通过栅晶体管的栅极、所述第二通过栅晶体管的栅极、所述 第三通过栅晶体管的栅极和所述第四通过栅晶体管的栅极。
4. 如权利要求1所述的半导体装置，还包括耦接到所述第一通过栅晶体管和所述第二通过栅晶体管的第一字线，和耦接到所述第三通过栅晶体管 和所述第四通过栅晶体管的第二字线，且所述第一有源区具有第一宽广区及 从所述第一宽广区延伸出来的两个突出区，从所述第一宽广区延伸出来的所 述两个突出区大体上与所述第二有源区的长轴平行，而所述第四有源区具有 第二宽广区及从所述第二宽广区延伸出来的两个突出区，从所述第二宽广区 延伸出来的所述两个突出区大体上与所述第三有源区的长轴平行。
5. —种静态存储单元，包括第一有源区，所述第一有源区包括第一宽广区和从所述第一宽广区延伸 出来的两个突出区；第二有源区，所述第二有源区的长轴大体上和所述第一宽广区所延伸出 来的所述两个突出区的长轴平行；第三有源区，所述第三有源区包括第二宽广区和从所述第二宽广区延伸 出来的两个突出区；第四有源区，所述第四有源区的长轴大体上与所述第二宽广区延伸出来 的所述两个突出区的长轴平行；第一上拉晶体管，位于所述第二有源区内，所述第一上拉晶体管具有耦 接到电压源的源极、漏极和栅极；第一下拉晶体管，位于所述第一有源区内，所述第一下拉晶体管具有耦 接到接地点的源极、漏极和栅极；第二上拉晶体管，位于所述第四有源区内，所述第二上拉晶体管具有耦接到所述电压源的源极、漏极和栅极；第二下拉晶体管，位于所述第三有源区内，所述第二下拉晶体管具有耦 接到所述接地点的源极、漏极和栅极，其中所述第一上拉晶体管的漏极和所 述第一下拉晶体管耦接到所述第二上拉晶体管和所述第二下拉晶体管的栅 极，而所述第二上拉晶体管的漏极和所述第二下拉晶体管耦接到所述第一上 拉晶体管的栅极和所述第一下拉晶体管来形成一对交叉耦接的反相器；第一通过栅晶体管，位于所述第一有源区内，所述第一通过栅晶体管包 括源极、栅极和漏极，所述第一通过栅晶体管具有第一卩值，而所述第一通 过栅晶体管的漏极通过所述第一有源区耦接到所述第一下拉晶体管的漏极；第二通过栅晶体管，位于所述第三有源区内，所述第二通过栅晶体管包 括源极、栅极和漏极，所述第二通过栅晶体管具有第二卩值，而所述第二通 过栅晶体管的漏极通过所述第三有源区耦接到所述第二下拉晶体管的漏极；第三通过栅晶体管，位于所述第一有源区内，所述第三通过栅晶体管包 括源极、栅极和漏极，所述第三通过栅晶体管的漏极通过所述第一有源区耦 接到所述第一下拉晶体管的漏极，所述第三通过栅晶体管具有比所述第一 卩 值还大的第三(3值；第四通过栅晶体管，位于所述第三有源区内，所述第四通过栅晶体管包 括源极、栅极和漏极，所述第四通过栅晶体管的漏极通过所述第三有源区耦 接到所述第二下拉晶体管的漏极，所述第四通过栅晶体管具有比所述第二 P 值还大的第四P值；第一位线，所述第一位线耦接到所述第一通过栅晶体管的源极；第一互补位线,所述第一互补位线耦接到所述第二通过栅晶体管的源极；第二位线，所述第二位线耦接到所述第三通过栅晶体管的源极；以及第二互补位线，所述第二互补位线耦接到所述第四通过栅晶体管的源极， 其中所述第一通过栅晶体管和所述第三通过栅晶体管具有较大卩值者作为写 入端口，而另一者则作为读取端口，其中所述第二通过栅晶体管和所述第四 通过栅晶体管具有较大P值者作为写入端口 ，而另一者则作为读取端口 。
6.如权利要求5所述的静态存储器单元，还包括第一字线，所述第一 字线耦接到所述第一通过栅晶体管的栅极、所述第二通过栅晶体管的栅极、 所述第三通过栅晶体管的栅极和所述第四通过栅晶体管的栅极。
7. 如权利要求5所述的静态存储器单元，还包括耦接到所述第一通过 栅晶体管和所述第二通过栅晶体管的第一字线，和耦接到所述第三通过栅晶 体管和所述第四通过栅晶体管的第二字线。
8. —种半导体存储电路，包括多个存储单元，每一存储单元包括衬底，所述衬底具有第一有源区、第二有源区、第三有源区和第四有源区；第一反相器；第二反相器，所述第二反相器交叉耦接到所述第一反相器；第一位线和第一互补位线；第二位线和第二互补位线；第一字线；第二字线；第三字线；第四字线；第一通过栅晶体管，位于所述第一有源区内，所述第一通过栅晶体 管具有耦接到所述第一位线的源极、漏极和耦接到所述第一字线的栅极，其 中所述第一通过栅晶体管的漏极通过所述第一有源区耦接到所述第一反相明益；第二通过栅晶体管，位于所述第四有源区内，所述第二通过栅晶体 管具有耦接到所述第一互补位线的源极、漏极和耦接到所述第二字线的栅极， 其中所述第二通过栅晶体管的漏极通过所述第四有源区耦接到所述第二下拉晶体管的漏极；第三通过栅晶体管，位于所述第一有源区内，所述第三通过栅晶体 管具有耦接到所述第二位线的源极、漏极和耦接到所述第三字线的栅极，其 中所述第三通过栅晶体管的漏极通过所述第一有源区耦接到所述第一下拉晶 体管的漏极；以及第四通过栅晶体管，位于所述第四有源区内，所述第四通过栅晶体 管具有耦接到所述第二互补位线的源极、漏极和耦接到所述第四字线的栅极， 其中所述第四通过栅晶体管的漏极通过所述第四有源区耦接到所述第二下拉晶体管的漏极。
9. 如权利要求8所述的半导体存储电路，还包括第一写入晶体管，其 中所述第一写入晶体管耦接到所述第二位线和所述第二互补位线，所述第一 通过栅晶体管的栅极和所述第三通过栅晶体管的栅极耦接在一起。
10. 如权利要求8所述的半导体存储电路，其中所述第一有源区具有第一宽广区和从所述第一宽广区延伸出来的两个突出区，从所述第一宽广区延 伸出来的所述两个突出区与所述第二有源区的长轴大致平行，而其中所述第 四有源区具有第二宽广区和从所述第二宽广区延伸出来的两个突出区，从所 述第二宽广区延伸出来的所述两个突出区与所述第三有源区的长轴大致平行。
全文摘要
提供半导体装置、静态存储单元、半导体存储电路。由八个晶体管组成的虚拟6T SRAM单元设计包括一对交叉连接的反相器及一对通过栅晶体管，其通过衬底电性连接到各个反相器。同一对晶体管中，各通过栅晶体管分别有彼此不同的β值，其中β值较小的作为读取端口，而β值较大的作为写入端口。两对位线电性连接到通过栅晶体管，多种字线也电性连接到这些通过栅晶体管。在某一实施例中，所有通过栅晶体管电性连接到同一条字线，而在另一实施例中，所有通过栅晶体管电性连接到一对字线。在其他实施例中，个别通过晶体管电性连接到个别的字线。本发明能提升读取边限和写入边限，同时不会导致单元的面积增加，由此降低此单元的最小操作电压。
文档编号G11C11/417GK101299348SQ20081009620
公开日2008年11月5日 申请日期2008年4月30日 优先权日2007年5月4日
发明者王屏薇 申请人:台湾积体电路制造股份有限公司