非易失存储器设备编程选择晶体管以及对其编程的方法

专利名称：非易失存储器设备编程选择晶体管以及对其编程的方法
非易失存储器设备编程选择晶体管以及对其编程的方法 相关申请的交叉引用
本申请要求于2007年7月23日提交的韩国专利申请 No.10-2007-0073605的优先权，其中该申请的主题在这里引入作为参 考。
背景技术：
本发明涉及一种半导体存储器设备，并且尤其涉及诸如闪速存储 器设备之类的非易失存储器设备的编程选择晶体管，以及对其执行编 程的方法。
半导体存储器设备是一种能够根据需要来存储数据和读取被存储 数据的存储器设备。通常，半导体存储器设备是随机存取存储器(RAM) 或只读存储器(ROM) 。 RAM是一种易失存储器设备，它会在没电的 时候丢失所存储的数据。ROM则是一种非易失存储器设备，即使在没 电的时候，它也可以保持所存储的数据。RAM的例子包括动态RAM (DRAM)和静态RAM (SRAM) 。 ROM的例子则包括可编程ROM (PROM)、可擦除PROM (EPROM)、电EPROM (EEPROM)、闪 速储存器设备等等。通常，闪速存储器设备是NAND闪速存储器设备 或NOR闪速存储器设备。与NOR闪速存储器设备相比，NAND类型 的闪速存储器设备具有较高的集成度。


图1是典型的NAND类型的闪速存储器设备的框图。参考图1， NAND闪速存储器设备10包括存储器单元阵列12、行解码器14和页 面缓冲器16。
存储器单元阵列12包括与字线WL0 WL^和位线BL0 BL^连
接的多个存储器单元。字线WLO WL^由行解码器14驱动，位线 BLO BLm.i则由页面缓冲器16驱动。
存储器单元阵列12包括多个单元串。每一个单元串都包括串联连 接的接地选择晶体管、多个存储器单元以及串选择晶体管。接地选择 晶体管与接地选择线GSL连接，存储器单元与字线连接，串选择晶体 管则与串选择线SL连接。
参考图1，每个存储器单元都包括控制栅极和浮动栅极。相比之 下，每个选择晶体管都包含金属氧化物半导体(MOS)晶体管，而不 具有附加的浮动栅极。在NAND闪速存储器设备中需要附加处理来将 选择晶体管实现为MOS晶体管。此外，与存储器单元晶体管相比，选 择晶体管通常被制造的相对较大，以防止漏泄电流。由此，典型的 NAND闪速存储器设备具有由于选择晶体管而以及关于它的制造过程 的各种限制。
为了克服这些限制，我们可以将选择晶体管设计成与典型的存储 器单元具有相同结构。例如，电荷捕获闪速存储器(CTF)使用陷阱层 (trap layer)作为电荷存储层，以此取代浮动栅极。在CTF中，选择 晶体管可以被设计成具有电荷存储层。
但是，当选择晶体管包含电荷存储层时，电荷存储层有可能会用 带电电荷充电。这些带电电荷将会改变选择晶体管的阈值电压。换言 之，如果无意中将带电电荷充入选择晶体管的电荷存储层，那么该选 择晶体管的阈值电压将会改变。这将会导致NAND闪速存储器设备发 生故障。因此，当选择晶体管包含电荷存储层时，这时需要统一调整 选择晶体管的阈值电压，以便正常驱动NAND闪速存储器。

发明内容
本发明提供了一种非易失存储器设备，该设备减小了包含电荷存
储层的选择晶体管的阈值电压分布，此外，本发明还提供了一种对其 执行编程的方法。
本发明的一个方面提供的是一种用于对NAND闪速存储器设备执
行编程的方法。该方法包括通过沟道热电子注入来对选择晶体管执
行编程，以及通过福勒诺德海姆(F-N)隧穿方式来对选定的存储器单
元执行编程。
在不同实施例中，选择晶体管可以包括电荷存储层。此外，该选 择晶体管还可以是串选择晶体管或接地选择晶体管。
在不同实施例中，串选择晶体管的编程可以包括将传输电压施 加于字线和接地选择线、将位线电压施加于位线，以及将编程电压施 加于串选择线。位线电压可以包括对串选择晶体管执行编程时的第一 电压，以及不对串选择晶体管执行编程时的第二电压。施加于串选择 线的编程电压可以增量式增加。同样，第一电压可以是用于抑制对串 选择晶体管进行编程的电压，而第二电压是用于对串选择晶体管执行 编程的电压。
在不同实施例中，接地选择晶体管的编程可以包括将传输电压 施加于字线和串选择线、将公共源极电压施加于公共源极线、将位线 电压施加于位线，以及将编程电压施加于接地选择线。该位线电压可 以包括在对接地选择晶体管执行编程时的第三电压，以及在不对接地 选择晶体管执行编程时的第四电压。该编程电压可以增量式增加，并
且公共源极电压也可以增量式增加。同样，第三电压可以是用于抑制 对接地选择晶体管执行编程的电压，并且第四电压可以是用于对接地 选择晶体管执行编程的电压。
本发明的另一个方面提供了一种用于对NAND闪速存储器设备编 程的方法。该方法包括擦除选定存储器块的选择晶体管、将用于编
程选择晶体管的数据加载到页面缓冲器中、通过沟道热电子注入来对 选择晶体管执行编程，以及通过F-N隧穿方式来对选定的存储器单元 执行编程。
在不同实施例中，选择晶体管可以包括电荷存储层。同样，选择
晶体管还可以与NAND闪速存储器设备的存储器单元具有相同的结 构。
在不同实施例中，擦除选择晶体管的处理可以有选择地执行。此
外，擦除选择晶体管还可以包括将接地电压施加于字线、将第一电
压施加于串选择线和接地选择线，以及将擦除电压施加于块体(bulk)。
第一电压可以是用于禁止过擦除选择晶体管的电压。
本发明的另一个方面提供了一种存储器系统，该系统包括NAND 闪速存储器设备以及用于控制NAND闪速存储器设备的存储器控制 器。该NAND闪速存储器设备包括包含了串联连接的存储器单元的单 元串，以及选择晶体管，该选择晶体管与单元串串联连接并且与串联 连接的存储器单元的存储器具有相同结构。该选择晶体管通过沟道热 电子注入被编程。该NAND闪速存储器设备和存储器控制器可以集成 在一个存储器卡中。
本发明的另一个方面提供了一种用于对非易失存储器设备执行编 程的方法。该方法包括通过沟道热电子注入来编程选择晶体管，以 及通过F-N隧穿方式来编程选定的存储器单元。
在不同实施例中，选择晶体管可以包括电荷存储层。同样，非易 失存储器设备可以包括包含了存储器单元的NOR存储器设备，其中该 存储器单元通过F-N隧穿方式被编程。
附图描述 通过包含附图，可以进一步理解本发明，并且这些附图将被引入 并构成本说明书的一部分。本发明的实施例是参考附图描述的，其中 图1是示出了典型NAND闪速存储器设备的框图； 图2是示出了根据本发明例示实施例的NAND闪速存储器的单元 串结构的截面图3是示出了选择晶体管的阈值电压分布的图示；
图4是示出了根据本发明例示实施例的NAND闪速存储器设备的
框图5是示出了根据本发明实施例的图4中的串选择晶体管SST的 编程偏压状态的截面图6是示出了根据本发明例示实施例、通过增量式增加串选择线 的电压来对串选择晶体管执行编程的方法的图和表；
图7是示出了根据本发明例示实施例、通过增量式增加位线电压 来对串选择晶体管执行编程的方法的图和表；
图8是示出了根据本发明例示实施例的图4的接地选择晶体管 GST的编程偏压状态的截面图9是示出了根据本发明例示实施例、通过增量式增加接地选择 线电压来编程接地选择晶体管的方法的图和表；
图IO是示出了根据本发明例示实施例、通过增量式增加公共源极 线电压来编程接地选择晶体管的方法的图和表；
图11是示出了根据本发明例示实施例来对图4的NAND闪速存 储器设备的选择晶体管执行编程的方法的流程图12是示出了根据本发明例示实施例的、具有本发明的闪速存储 器设备的存储器卡的框图13是示出了根据本发明例示实施例的、包含闪速存储器设备的 存储器系统的框图。
具体实施例方式
本发明的实施例包括通过使用沟道热电子注入来编程包含电荷 存储层的选择晶体管，从而减小选择晶体管的阈值电压分布的方法。
现在将参考示出了本发明例示实施例的附图来对本发明进行更全 面的描述。但是，本发明可以采用不同的形式来实施，并且不应该被 解释成是仅限于图示实施例。更确切地，这些实施例是为了向本领域 技术人员传达本发明的思想而被作为例子提供的。相应地，在这里并 未描述与本发明的某些实施例相关的已知的处理、元素和技术。在附 图和书面描述中，相同的附图标记将被用于指示相同或相似的元素。
图2是示出了根据本发明例示实施例的NAND闪速存储器的单元 串结构的截面图。参考图2，单元串包括串选择晶体管SST、存储器单 元MC0 MC31以及接地选择晶体管GST。选择晶体管SST和GST与 存储器单元MC0 MC31具有相同的结构。换言之，选择晶体管SST和 GST包含浮动栅极或者电荷陷阱作为电荷存储层。
图3是示出了选择晶体管的阈值电压分布的图示。参考图3，附 图标记11代表的是选择晶体管的正常阈值电压分布，并且附图标记12 代表的是异常阈值电压分布。在这里，正常阈值电压意味着该选择晶 体管的阈值电压分布允许闪速存储器设备正常操作。对图3所示的说 明性选择晶体管来说，其正常阈值电压大约是0.7V。
附图标记13示出的是这样一种情形，其中选择晶体管的阈值电压 分布低于正常阈值电压分布11。如果选择晶体管的阈值电压低，那么 有可能会无意中对编程禁止的单元执行编程。换言之，当对用于编程 禁止的沟道进行升压(boost)时，经升压的沟道的带电电荷有可能会 通过串选择晶体管SST或接地选择晶体管GST而泄漏。因此，编程禁 止特性将会急剧恶化。
附图标记14示出的是这样一种情形，其中选择晶体管的阈值电压 分布高于正常的阈值电压分布11。如果选择晶体管的阈值电压分布高， 那么有可能无法正常使该选择晶体管导通。
举个例子，假设对选择晶体管的栅极和漏级施加电源电压Vcc， 以进行编程禁止，如果该选择晶体管没有正常地导通，那么编程禁止 的单元串的沟道电压不会上升。此外，要被编程的单元串的沟道进入
浮动状态，以致于不能执行正常的编程操作。当读取单元中存储的数 据时，有可能会出现错误。如果选择晶体管没有导通，那么存储器单 元的数据有可能会因为过高的阻抗而无法正常读取。
换句话说，当选择晶体管的阈值电压分布是异常阈值电压分布12
时，在编程和读取操作期间，NAND闪速存储器设备有可能会发生故 障。举例来说，编程禁止(program inhibit)的单元有可能会被编程， 而编程单元则有可能未被编程，或者已存储的数据有可能无法读取。 为了避免这些问题，本发明的实施例能够通过沟道热电子注入方法， 使得选择晶体管的阈值电压分布与正常阈值电压分布11相类似。
图4是根据本发明例示实施例的NAND闪速存储器设备100的框 图。参考图4， NAND闪速存储器设备100包括单元阵列110、块选择 电路115、行解码器120、页面缓冲器130、数据I/O电路140以及高 电压生成和控制电路150。
单元阵列110包括多个存储器块，但是出于论述目的，在图4中 仅仅详细描述了一个存储器块。每一个存储器块都包括多个页面。每 一个页面都包括多个存储器单元MC0 MC31。在NAND闪速存储器设 备100中，存储器块是擦除单位，并且页面是读取或编程单位。
每一个存储器块还包括多个单元串。每一个单元串包括接地选择 晶体管GST、存储器单元MC0 MC31以及串选择晶体管SST。接地选 择晶体管GST与接地选择线GSL连接。存储器单元MC0 MC31分别 与字线WL0 WL31连接。串选择晶体管SST与串选择线SSL连接。 而单元串则连接在对应的位线(例如BL1)与公共源极线CSL之间。
每一个存储器单元都包括控制栅极和电荷存储层。该电荷存储层 包括电荷陷阱或浮动栅极。
选择晶体管GST和SST与每一个存储器单元都具有相同的结构。
换言之，选择晶体管GST和SST具有控制栅极和电荷存储层。但是， 根据不同的例示实施例，选择晶体管GST和SST中的每一个都与存储 器单元具有不同的编程方法。每一个存储器单元是通过福勒诺德海姆 (F-N)隧穿方式方法被编程的，但是每一个选择晶体管GST和SST 是通过沟道热电子注入方法被编程的，在下文中将会对此进行更详细 的描述。
参考图4，块选择电路115连接在单元阵列110与行解码器120 之间。块选择电路115包括接地传输晶体管(ground pass transistor) GPT、块晶体管BT0 BT31以及串传输晶体管SPT (string pass transistor)。
接地传输线GPL与接地传输晶体管GPT的栅极连接，行解码器 120与接地传输晶体管GPT的漏级连接，并且接地选择线GSL与接地 传输晶体管GPT的源极连接。接地传输晶体管GPT依照接地传输线 GPL的电压电平而导通或截止。应该理解的是，在本公开中，漏级和 源极的连接是可以互换的，其中举例来说，可以在不脱离本公开的实 质和范围的情况下，取决于晶体管类型来进行该互换。
块晶体管BT0 BT31分别连接在字线WL0 WL31与行解码器120 之间。块选择线BSL与块晶体管BT0 BT31的栅极连接。所述块选择 线BSL是响应于提供给行解码器120的块地址而被驱动的。块晶体管 BT0-BT31可以包括高电压晶体管，对于高于电源电压Vcc的电压，该 高电压晶体管具有高的耐久性。
串传输线SPL与串传输晶体管SPT的栅极连接。串传输晶体管
SPT的漏级与行解码器120连接，并且源极与串选择线SSL连接。根 据串传输线SPL的电压电平，所述串传输晶体管SPT导通或截止。
参考图4，行解码器120通过块选择电路115而与存储器单元阵 列110连接。该行解码器120是在高电压生成和控制电路150的控制 下操作的。行解码器120接收地址，并且相应地选择字线。举个例子， 行解码器120接收块地址并且驱动块选择线BSL，此外它还接收页面 地址并且驱动字线。
行解码器120对接地传输晶体管GPT、块晶体管BT0 BT31以及 串传输晶体管SPT进行控制。此外，施加于接地选择晶体线GSL、字 线WL0 WL31以及串选择线SSL的电压分别通过接地传输晶体管 GPT、块晶体管BT0 BT31以及串传输晶体管SPT。
页面缓冲器130连接在存储器单元阵列110与数据I/O电路140 之间。该页面缓冲器130通过位线BL1 BL31而与存储器单元阵列110 连接，并且通过数据线DL与数据1/0电路140连接。页面缓冲器130 由高电压生成和控制电路150来控制。页面缓冲器140存储的是将要 在单元阵列110中编程的数据，或者存储的是从单元阵列110中读取 的数据。
页面缓冲器130包括多个页面缓冲单元131~13n。每一个页面缓 冲单元131~13n都包括锁存器。页面缓冲器130将那些即将编程的数 据或读取的数据临时存储在锁存器中。每一个锁存器通常包含了两个 反相器以及感测节点Nl Nn之一，其中这些感测节点分别与位线 BLl BLn连接。
在对存储器单元执行编程的时候，感测节点的电压电平具有大小 约为OV的接地电压。相比之下，在对选择晶体管执行编程的时候，感测节点的电压电平具有编程电压。这其中的原因在于存储器单元是 通过使用F-N隧穿方式被编程的，而选择晶体管是通过使用沟道热电 子注入被编程的。在下文中将会对此进行更详细的描述。
数据I/O电路140通过数据线DL而与页面缓冲单元131 13n连接。 该数据I/O电路140将外部输入的数据传送到页面缓冲器130中，或者 输出从页面缓冲器130提供的数据。数据I/O电路140是由高电压生成 和控制电路150控制的。
高电压生成和控制电路150对NAND闪速存储器设备100的一般 操作进行控制。该高电压生成和控制电路150对行解码器120、页面缓 冲器130以及数据I/O电路140进行控制。高电压生成和控制电路150 在编程操作期间生成编程电压、在读取操作期间生成读取电压，此外 在擦除操作期间生成擦除电压。
参考图4， NAND闪速存储器设备100包括与存储器单元具有相 同结构的选择晶体管。根据本发明的不同实施例，存储器单元是使用 F-N隧穿方式被编程的，而选择晶体管是使用沟道热电子注入被编程 的。由于选择晶体管是使用沟道热电子注入被编程的，因此，选择晶 体管的对应阈值电压分布可以减小。
图5是示出了根据本发明例示实施例的图4的串选择晶体管SST 的编程偏压状态的截面图。为了简化论述，在图5中只示出了与串选 择晶体管SST相邻的存储器单元MC31以及例示位线。
参考图5，传输电压VPASS (例如大约5V)被施加到图4的存储 器单元MC0 MC31的字线WL0 WL31上。传输电压Vpass也被施加到 图4的接地选择线GSL上，并且公共源极线CSL是接地的。在这种偏 压状态下，接地电压(如OV所示)被施加于串选择晶体管SST的源极 S。在位线BL上施加位线电压VBL (例如大约1.5V至大约5.5V)。 然后，向串选择晶体管SST的栅极施加编程电压Vpc3M(例如大约5V)。 在不同实施例中，串选择晶体管SST的栅极电压或位线电压可以在后 续的编程操作中增量式增加。在下文中将会参考图6和图7来对此进 行更详细的描述。
在这种偏压状态下，串选择晶体管SST是使用沟道热电子注入被 编程的。在块体(bulk) PPWELL上施加大约0V或大约-1.5V的电压。 可以向块体PPWELL施加负电压，以便于增加串选择晶体管SST的栅 极与沟道之间的电场。
图6是示出了根据本发明例示实施例、通过增量式增加串选择线 的电压来对串选择晶体管执行编程的方法的图和表。
首先，参考图6表格中的第一列，在位线BL上施加位线电压V^。 该位线电压VBl是高到足以允许通过沟道热电子注入来编程串选择晶 体管的电压(例如大约1.5V至大约5.5V)。传输电压(例如大约5V) 被施加到每一条字线WL上。编程电压VP(3M (例如大约5V)被施加到 图4的串选择线SSL上。这时，共享串选择线SSL的串选择晶体管SST 被同时编程。此外，编程电压VPGM还可以增量式增加。在块体PPWELL 上施加了大约0V或大约-1.5V的电压。向块体PPWELL施加负电压的 原因是为了增加串选择晶体管SST的栅极与沟道之间的电场。
所有串选择晶体管SST都必须在预定电平的阈值电压(例如大约 0.7V)以上被编程。预定电平的阈值电压可以被称为验证电压。
接下来执行的是编程验证操作。这时，在位线BL上施加预定电 压(例如大约0.7V)。在串选择线SSL上施加验证电压(例如大约0.7V)。 在每一条字线WL上施加传输电压VPASS (例如大约5V)。
当编程验证操作指示编程验证结果时，对于编程通过的串选择晶 体管SST，将不会重复执行编程操作。这时，编程禁止电压(在这里
VBI=VIHB)被施加于编程通过的串选择晶体管SST的位线BL。编程电 压VfflB是足够低到不允许通过沟道热电子注入来对串选择晶体管SST 执行编程的电压。
串选择晶体管SST的编程电压VpGM或编程禁止电压VjHB被图4
的页面缓冲器130的锁存器控制。换言之，当编程验证结果是编程通 过时，锁存器的感测节点(例如Nl)将被变成约为OV的编程禁止电 压。这与存储器单元编程方法的结果正好相反。在存储器单元中，当 编程验证结果是编程通过时，锁存器的感测节点(例如N1)变成电源 电压Vcc。
当编程验证结果指示的是编程失败的串选择晶体管SST时，编程 电压VPGM将会例如以预定的增量增加，并且编程操作重复执行。编 程禁止电压不施加于位线BL。在图6所示的例子中，如有必要可以将 编程电压VpcjM从大约5V以0.5V的增量增加到大约6.5V。通过重复 执行这些操作，每一个串选择晶体管SST都能够具有正常的阈值电压 分布(例如图3的阈值电压分布11)。
图7是示出了根据本发明例示实施例、通过增量式增加位线BL 的电压来对串选择晶体管执行编程的方法的图和表。
首先，在图4所示的所有位线BLl BLn上施加大约为1.5V的位 线电压V肌。在每一条字线WL上施加传输电压(例如大约5V)。在 图4的串选择线SSL上施加编程电压VPGM (例如大约5V)。在块体 PPWELL上施加大约OV或大约-1.5V的电压。在块体PPWELL上施加 负电压的原因是为了增加串选择晶体管SST的栅极与沟道之间的电 场。这时，每一个串选择晶体管SST的阈值电压都会提高。
接下来将会执行编程验证操作。此时，在位线BL上施加预定电
压(例如大约0.7V)。在串选择线SSL上施加验证电压(例如大约0.7V)。 此外，在每一条字线WL上施加传输电压VPASS (例如大约5V)。
当编程验证结果是编程通过时，对于编程通过的串选择晶体管 SST，不重复执行编程操作。在与编程通过的串选择晶体管SST连接的 位线BL上施加编程禁止电压V!hb (大约OV)。当编程验证结果是编 程失败时，在与编程失败的串选择晶体管SST连接的位线BL上所施 加的位线电压Vbl将会増量式増加，然后该编程操作将会重复执行。 在图7所示的例子中，如有必要，位线电压V肌可以以0.5V的增量从 大约1.5V增加到大约3V。通过重复执行这些操作，每一个串选择晶体 管SST都能具有正常的阈值电压分布(例如图3的阈值电压分布11)。
图8是示出了根据本发明例示实施例的图4的接地选择晶体管 GST的编程偏压状态的截面图。为了简化论述，在图8中仅仅图示了 与接地选择晶体管GST相邻的存储器单元MCO以及公共源极线CSL， 来描述偏压状态。
参考图8，在图4的存储器单元MC0-MC31的字线WL0 WL31 上施加传输电压VPASS (例如大约5V)。在图4的串选择线SSL上施 加传输电压VpAss，并且图4的位线BLO BLn是接地的。在这种偏压 状态下，在接地选择晶体管GST的漏级D上施加接地电压(如OV所 示)。
在公共源极线CSL上施加公共源极线电压Vcsl (例如大约1.5V 至大约5.5V)。然后，在接地选择晶体管GST的栅极上施加编程电压 VP(3M (例如大约5V)。在不同实施例中，在后续编程操作中，可以增 量式增加接地选择晶体管GST的栅极电压或公共源极线电压。在下文 中将会参考图9和IO来对此进行更详细的描述。
在这种偏压状态下，接地选择晶体管GST是通过沟道热电子注入
被编程的。在块体PPWELL上施加大约0V或大约-1.5V的电压。可以 在块体PPWELL上施加负电压，以便于增加接地选择晶体管GST的栅 极与沟道之间的电场。
图9是示出了根据本发明例示实施例、通过增量式增加接地选择 线电压来对接地选择晶体管执行编程的方法的图和表。
首先参考图9表格中的第一列，在公共源极线CSL上施加了公共 源极线电压VcsL (例如大约1.5V至大约5.5V)。然后，在每一条字线 WL上施加传输电压VPASS (例如大约5V)。在位线BL上施加接地电 压。在图4的接地选择线GSL上施加编程电压VpGM (例如大约5V)。 此时，共享接地选择线GSL的接地选择晶体管GST被同时编程。在块 体PPWELL上施加大约0V或大约-1.5V的电压。在块体PPWELL上 施加负电压的原因是为了增加接地选择晶体管GST的栅极与沟道之间 的电场。
所有接地选择晶体管GST都必须在预定电平的阈值电压(例如大 约0.7V)以上编程。这个预定电平的阈值电压被称为验证电压。
接下来，执行编程验证操作。此时，在公共源极线CSL上施加预 定电压(例如大约0.7V)。在接地选择线GSL上施加验证电压(例如 大约0.7V)。在每一条字线WL上施加传输电压VpAss(例如大约5V)， 并且在位线BL上施加了接地电压。
当编程验证操作指示编程验证结果时，对于编程通过的接地选择 晶体管GST，不重复执行编程操作。此时，在编程通过的接地选择晶 体管GST的位线BL上施加编程禁止电压(在这里VBL=VIHB)。该编 程禁止电压VIHB是足够低到不允许通过沟道热电子注入来对接地选择
晶体管GST执行编程的电压(例如大约OV)。
当编程验证操作指示的是编程失败的接地选择晶体管GST时，编
程电压Vp(3m例如以预定的增量增加，并且再次执行编程操作。在图9 所示的例子中，如有需要，可以以0.5V的增量将编程电压Vpc3M从大
约5V增加到大约6.5V。通过重复执行这个操作，可以允许每一个接地 选择晶体管GST都具有正常的阈值电压分布(例如图3的正常阈值电 压分布11)。
图IO是示出了根据本发明例示实施例、通过增量式增加公共源极 线的电压来对接地选择晶体管执行编程的方法的图和表。
首先，在图4的公共源极线CSL上施加大约为1.5V的公共源极 线电压VcsL。在每一条字线WL上施加传输电压(例如大约5V)，并 且在位线BL上施加接地电压。在图4的接地选择线GSL上施加编程 电压VPCM (例如大约5V)。此时，每一个接地选择晶体管GST的阈 值电压都增加。在块体PPWELL上施加大约0V或大约-1.5V的电压。 在块体PPWELL上施加负电压的原因则是为了增加接地选择晶体管 GST的栅极与沟道之间的电场。
接下来，执行编程验证操作。在公共源极线CSL上施加预定电压 (例如大约0.7V)。在接地选择线GSL上施加验证电压(例如大约 0.7V)。在每一条字线WL上施加传输电压Vpass (例如大约5V)。 在位线BL上施加接地电压。
当编程验证操作指示编程验证结果时，对于编程通过的接地选择 晶体管GST，不重复执行编程操作。在与编程通过的接地选择晶体管 GST连接的位线BL上施加编程禁止电压VIHB (大约1.5V)。如下所
述，当公共源极线电压VcsL增量式增加时，编程禁止电压V!hb也可以
增量式增力口 (incrementally increased)。
当编程验证操作指示的是编程失败的接地选择晶体管GST时，公 共源极线电压VcsL将增加，然后将再次执行编程操作。在图IO所示的
例子中，如有必要可以将公共源极线电压Vcsl以0.5V的增量从大约 1.5V增加到大约3V。通过重复执行这个操作，可以允许每一个接地选 择晶体管GST都具有正常的阈值电压分布(例如图3的正常阈值电压 分布11)。
图11是示出了根据本发明例示实施例来对图4的NAND闪速存 储器设备的选择晶体管执行编程的方法的流程图。该方法将参考图4 和11被描述。
在操作S210中，选择存储器块。如图4所示，该存储器块可以通 过块地址来选择。从操作S210中指示的第一个块地址(n=l)开始到 最后一个块地址，来顺序地选择这个块地址。
在操作S220中，选定的存储器块(block—n)的选择晶体管SST 或GST被擦除。此时，存储器单元并未被擦除，所擦除的仅仅是所述 选择晶体管。为了禁止擦除存储器单元，图4中的分别与字线 WL0 WL31连接的块晶体管BT0 BT31被截止。存储器单元的栅极进 入浮动状态。相应地，即使将擦除电压(例如大约20V)施加于块体 PPWELL，这些存储器单元也不会被擦除。
为了擦除选择晶体管SST或GST，在选择线SSL或GSL上施加 了预定电压(例如大约OV)或正电压(例如大约10V)。如有必要， 正电压可以被施加到选择线SSL或GSL，以防止过擦除选择晶体管。
根据另一个例示实施例，存储器单元和选择晶体管可以被同时擦 除。当擦除所有选择晶体管时，在字线WL0 WL31上施加较低电压(例 如大约0V)。然后，在串选择线SSL和接地选择线GSL上施加正电
压(例如大约10V)。相应地，当在块体PPWELL上施加擦除电压(例 如大约20V)时，所有选择晶体管都被擦除。
在某些情况下，操作S220可以省略。举个例子，如果选择晶体管 SST或GST的阈值电压并未分布在图3的阈值电压分布14的区域上， 那么可以省略操作S220。
在操作S230中，用于对选择晶体管执行编程的数据将会存储在图 4的页面缓冲器130中。这些编程数据可以通过图4的数据I/O电路140 从外部输入。此外，通过控制页面缓冲器130的感测节点，也可以在 内部设置编程数据。举个例子，可以将页面缓冲器130的所有感测节 点设置成具有电源电压Vcc。
在操作S240中，执行选择晶体管SST或GST的验证操作。根据 验证操作结果，如果选择晶体管SST或GST的编程失败，则在页面缓 冲器130中存储电源电压Vcc，并且该处理前进到操作S260。根据验 证操作结果，如果选择晶体管SST或GST编程通过，则在页面缓冲器 130中存储接地电压，并且该处理前进到操作S270。
在操作S260中，通过沟道热电子注入来对选择晶体管SST或GST 执行编程。此时，选择晶体管SST或GST的阈值电压增加，并且操作 240将重复执行，以便实施编程验证。根据编程验证结果，如操作S250
所示，当存在编程失败的选择晶体管时，编程电压VpGM增加，并且在
操作S260中再次执行编程操作。
当选择晶体管是串选择晶体管SST时，可以增加位线电压Vbl并 执行编程操作。当选择晶体管是接地选择晶体管GST时，可以增加公
共源极线电压VcsL并执行编程操作。
在操作S270中，确定是否成功编程了所有选择晶体管。当只有串
选择晶体管被编程时，该处理将会返回到操作S230，以便对接地选择
晶体管GST执行编程。同样，当只有接地选择晶体管GST被编程时， 该处理将会返回到操作S230,以便对串选择晶体管SST执行编程。
在操作S280中，确定是否对已经所有存储器块的选择晶体管执行 了编程。如果还有存储器块需要被编程，那么该处理前进到操作S290， 并且该操作会使n递增1，这指示将要被编程的下一个存储器块。然后， 对下一个存储器块重复执行操作S220 S280。当在操作S280中确定不 再有需要被编程的存储器块时，该编程操作终止。
根据上述例示实施例，当NAND闪速存储器设备中的选择晶体管 包含电荷存储层时，选定的晶体管是沟通过沟道热电子注入而被编程 的。但是，在其他类型的存储器设备中，包含电荷存储器层的选择晶 体管同样可以通过沟道热电子注入被编程。
举个例子，如果存储器设备包含以2T-FN-NOR类型排列的电可擦 写可编程ROM (EEPROM)，那么两个晶体管构成一个存储器单元。 每一个存储器单元都具有浮动栅极和控制栅极，并且是通过F-N隧穿 方式被编程的。相比之下，选择晶体管包括不具有附加浮动栅极的MOS 晶体管。根据本发明的实施例，如果2T-FN-NOR类型的EEPROM中 的选择晶体管具有浮动栅极或者电荷陷阱层，那么该选择晶体管可以 通过沟道热电子注入被编程。
图12是根据本发明例示实施例的具有闪速储存器设备的存储器 卡的框图。参考图12，用于支持大容量数据存储的存储器卡300包括 根据本发明例示实施例的闪速存储器设备310。存储器卡300包括存储 器控制器320，用于控制主机与闪速存储器设备310之间的一般数据交 换。
SRAM321是作为中央处理单元(CPU) 322的操作存储器使用的。
主机I/F323包括与存储器卡300连接的主机的数据交换协议。纠错 (ECC)块324检测并且校正那些从闪速存储器设备310中读取的数据 中的差错。存储器I/F 325则与闪速存储器310对接。
CPU322执行的是用于存储器控制器320的数据交换的一般操作。 虽然在图中并未示出，但是本领域技术人员可以清楚了解，存储器卡 300还可以包括用于存储代码数据的ROM (未显示)，例如为了与主 机对接。
图13是根据本发明例示实施例的包含闪速存储器设备的存储器 系统的框图。参考图13，存储器系统400包括闪速存储器系统410、 电源420、 CPU430、 RAM440、用户接口 450以及系统总线460。
闪速存储器系统410包括存储器控制器412和闪速存储器设备 411。闪速存储器系统410通过系统总线460电连接到电源420、 CPU430、 RAM440以及用户接口 450。闪速存储器设备411依照存储 器控制器412的控制来存储数据，其中举例来说，该数据可以是通过 用户接口 450提供并由CPU430处理的数据。
举例来说，如果闪速存储器系统410是作为固态磁盘(SSD)安 装的，那么系统的引导速度将会提升。虽然在图中并未示出，但是本 领域技术人员可以清楚了解，该系统还可以包括应用芯片组、相机图 像处理器等等。
如上所述，本发明提供了一种借助预定电压对存储器单元阵列中 的位线、接地选择线、字线以及串选择线执行偏压的方法。选择晶体 管SST或GST是通过沟道热电子注入被编程的。对被编程的选择晶体 管SST或GST来说，其阈值电压分布将被调整成正常分布。由此，即 使当选择晶体管SST或GST具有电荷存储层时，闪速存储器设备也可 以正常操作。
根据本发明的不同例示实施例，通过沟道热电子注入来对选择晶 体管执行编程的方法会减小选择晶体管的阈值电压分布。
对使用浮动栅极类型的晶体管的NAND闪速存储器来说，当选择 晶体管包含浮动栅极时，本发明实施例的编程方法将会防止存储器发 生故障。换言之，本编程方法可以省略将每一个选择晶体管制造成具
有MOS晶体管结构的处理。
对使用了电荷陷阱型晶体管的NAND闪速存储器来说，本发明实 施例的编程方法减小了阈值电压分布，由此可以防止选择晶体管发生 故障。这样一来，NAND闪速存储器的成品率和可靠性将会得到改善。
虽然在这里参考例示实施例而对本发明进行了描述，但对本领域 技术人员来说明显的是，在不脱离本发明的实质和范围的情况下，各 种变更和修改都是可行的。由此应该理解，上述实施例并不是限制性 的，而是说明性的。
权利要求
1.一种用于对NAND闪速存储器设备执行编程的方法，该方法包括通过沟道热电子注入，来对选择晶体管执行编程；以及通过福勒诺德海姆(F-N)隧穿，来对选定的存储器单元执行编程。
2. 如权利要求l所述的方法，其中所述选择晶体管包括电荷存储层。
3. 如权利要求l所述的方法，其中所述选择晶体管包括串选择晶 体管或接地选择晶体管之一。
4. 如权利要求3所述的方法，其中对所述串选择晶体管执行编程 的步骤包括向字线和接地选择线施加传输电压； 向位线施加位线电压；以及 向串选择线施加编程电压，其中所述位线电压包括对所述串选择晶体管执行编程时的第一电 压，以及没有对所述串选择晶体管执行编程时的第二电压。
5. 如权利要求4所述的方法，其中向所述串选择线施加的所述编 程电压是增量式增加的。
6. 如权利要求4所述的方法，其中所述第一电压是用于对所述串 选择晶体管执行编程禁止的电压，并且所述第二电压是用于对所述串 选择晶体管执行编程的电压。
7. 如权利要求3所述的方法，其中对所述接地选择晶体管的编程 包括向字线和串选择线施加传输电压； 向公共源极线施加公共源极线电压； 向位线施加位线电压；以及 向接地选择线施加编程电压，其中所述位线电压包括对所述接地选择晶体管执行编程时的第三 电压，以及没有对所述接地选择晶体管执行编程时的第四电压。
8. 如权利要求7所述的方法，其中所述编程电压是增量式增加的。
9. 如权利要求7所述的方法，其中所述公共源极线电压是增量式 增加的。
10. 如权利要求9所述的方法，其中所述第三电压是用于对所述 接地选择晶体管执行编程禁止的电压，并且所述第四电压是用于对所 述接地选择晶体管执行编程的电压。
11. 一种用于对NAND闪速存储器设备执行编程的方法，该方法包括擦除选定存储器块中的选择晶体管；将用于对所述选择晶体管执行编程的数据加载到页面缓冲器中； 通过沟道热电子注入，来对所述选择晶体管执行编程；以及 通过福勒诺德海姆(F-N)隧穿，来对选定的存储器单元执行编程。
12. 如权利要求11所述的方法，其中所述选择晶体管包括电荷存 储层。
13. 如权利要求ll所述的方法，其中选择性地执行擦除所述选择 晶体管的步骤。
14. 如权利要求ll所述的方法，其中擦除所述选择晶体管的步骤 包括向字线施加接地电压；向串选择线和接地选择线施加第一电压；以及 向块体施加擦除电压。
15. 如权利要求14所述的方法，其中所述第一电压是用于禁止过 擦除所述选择晶体管的电压。
16. —种存储器系统，包括 NAND闪速存储器设备；以及存储器控制器，用于控制所述NAND闪速存储器设备，该NAND闪速存储器设备包括包含多个串联连接的存储器单元的单元串；以及选择晶体管，与所述单元串串联连接并且与所述多个串联连接的存储器单元中的存储器单元具有相同结构，其中通过沟道热电子注入对该选择晶体管执行编程。
17. 如权利要求16所述的存储器系统，其中所述NAND闪速存储 器设备和所述存储器控制器被集成在一个存储器卡中。
18. —种用于对非易失存储器设备执行编程的方法，该方法包括 通过沟道热电子注入，来对选择晶体管执行编程；以及 通过福勒诺德海姆(F-N)隧穿，来对选定的存储器单元执行编程。
19. 如权利要求18所述的方法，其中所述选择晶体管包括电荷存 储层。
20. 如权利要求18所述的方法，其中所述非易失存储器设备包括 NOR存储器设备，该NOR存储器设备包含存储器单元，并且通过F-N 隧穿对该存储器单元执行编程。
全文摘要
一种存储器系统，包括闪速存储器设备和用于控制闪速存储器设备的存储器控制器。该闪速存储器设备包括单元串和与单元串串联连接的选择晶体管。该单元串包括多个串联连接的存储器单元。该选择晶体管与串联连接的存储器单元中的存储器单元具有相同的结构，并且通过沟道热电子注入被编程。
文档编号G11C7/10GK101354921SQ20081014403
公开日2009年1月28日 申请日期2008年7月23日 优先权日2007年7月23日
发明者李昌炫 申请人:三星电子株式会社