专利名称：包括中点基准的随机存取存储器架构的制作方法
技术领域：
本发明一般涉及磁性随机存取存储器(MRAM)架构，尤其涉及在磁性隧道结(MTJ) 参考位结构中设置位的电路。
背景技术：
包括磁性隧道结(MTJ)单元的薄膜磁阻随机存取存储器(MRAM)能够以多种存储单元实施例制造。MTJ单元主要包括其间夹着绝缘层的一对磁性层。磁性层之一具有固定磁向量，而另一个磁性层具有当与该固定磁向量对准或相反时达到稳定的可变磁向量。当磁向量对准时，MTJ单元的电阻，S卩，电流在磁性层之间流动的电阻为最小值，S卩，Rmin，而当磁向量相反或未对准时，MTJ单元的电阻为最大值，S卩，Rmax。这种电阻值的变化可能具有百分之三十的数量级。因此，对于IOK欧姆的低电阻值，高电阻值可以是大约II欧姆。MRAM 的感测放大器需要检测这种数值差异。由于电阻的额定值存在由加工引起的偏差，因此通过将一个位中的隧道结的电阻与附近中点基准(最大电导和最小电导的平均值)相比较来检测一个位的状态是有用的，该附近中点基准可以作为处在高阻状态下的参考位和处在低阻状态下的参考位的中点而形成。保持对称性以便平衡位线的寄生电阻和电容引起的加载和列多路复用也是重要的。发明名称为“具有中点发生器基准的MRAM及其读取方法(MRAM with Midpoint Generator Reference and Method for Readout) ”并转让给本发明的受让人的美国专利第6，445，612号提供了一种读取存储在MTJ单元中的数据的手段，其中包括中点发生器的参考列被放置成与数据列相邻。数据列和中点发生器的存储单元包括相似的磁阻存储元件 (MTJ元件)。中点发生器的MTJ元件每一个被设置成Rmax和Rmin之一，并且连接在一起提供在其间的点上的净电阻。将差分读出电路与数据列和参考列耦合，以便差分比较数据电阻和参考电阻。中点发生器中的MTJ元件的配置划分施加于参考列的电压，以便每个MTJ 元件与数据列上的MTJ元件相比具有施加于绝缘层两端的降低电压。由于MTJ元件易发生绝缘层的时间相关介质击穿(TDDB)，并且TDDB随施加电压急剧加速，所以这种施加于参考列上的MTJ元件的电压的降低对于给定可靠程度延长了可以偏置它们的时间量。在这种应用，以及使用MTJ元件近似表示中点基准的其它应用中，将偏压施加于中点基准的时间可以比施加于数据列上的MTJ元件的时间长许多倍，因为在许多或所有存储器存取期间都使用中点基准，而通常在所有存储器存取的小部分存储器存取期间偏置数据列上的每个MTJ。 正因为如此，中点发生器中MTJ配置的使用提高了 MRAM的总体可靠性。大多数已知的感测放大器都具有对感测放大器的输入节点上的运动响应性非常高的输出端。这种响应性随着输入节点被充电到它们的稳态水平而在输出节点上引起摆动。在电压摆动期间，电容失衡可能支配着瞬态信号，导致差分信号和操作速度遭受损失。发明名称为“具有至少两个不同电阻状态的存储器的感测放大器(Sense Amplifier for a Memory having at least Two Distinct Resistance States)，，并转让给与本发明相同的受让人的美国专利第6，600，690号提供了存储位单元的快速和有效读取操作，其中偏置电路将电压施加于感测放大器，与位单元电流相比，感测放大器从差分信号随之发展的参考高位和参考低位中得出平均参考电流。在感测放大器内，小心分配电容负载有助于位信号和参考信号上的等电容加载，因此使差分信号最佳。纳入感测放大器中的有效预充电和均衡使寄生电容失衡的影响最小，进一步提高了操作速度。可以多个感测放大器共有的偏置电路必须包括与与感测放大器连接的参考位的中点电导密配的中点基准，以便向感测放大器提供使操作速度最大的电压。用在偏置电路中的中点基准与与感测放大器连接的参考位的中点电导之间的失配将引起预充电到非最佳水平，增大感测放大器的输出端上的共模运动，引起速度下降。因此，为了使操作速度最大，最好是能够在用在偏置电路中的中点基准中设置每个MTJ元件的状态。当MRAM中的MTJ元件是“双态”MRAM元件，即意味着它们被设计成使用描述在美国专利第6，545, 906号中的双态MARM切换方法切换时，不存在可靠的直接写入方法。为了在中点基准中设置MTJ元件的状态，像概括在美国专利第6，760，266号中的那种方法那样的自参考方法是必不可少的。因此，为了在中点基准中设置每个MTJ元件的状态，优选的是可以通过执行自参考写入序列的电路隔离和独立地偏置每个MTJ元件。因而，对于具有施加于每个MTJ元件两端的降低电压和可以将每个MTJ设置成对于“双态”MRAM，要求可以隔离每个MTJ元件以便单独偏置的所希望状态的MRAM感测放大器偏置电路，希望在中点基准中使用MTJ配置。而且，本发明的其它所希望特征和特性将从结合附图和该背景技术所作的随后详细描述以及所附权利要求书中变得明显。
下文将结合如下附图描述本发明的实施例，在附图中，相似标号表示相似元件，其中图1是带有包括依照示范性实施例的中点基准的偏置电路的感测放大器的示意图；图2是依照第一示范性实施例的中点基准的示意图；图3是依照第二示范性实施例的中点基准的示意图；以及图4是依照第三示范性实施例的中点基准的示意图。
具体实施例方式如下详细描述在性质上只是示范性的，而无意限制本发明或本发明的应用和使用。而且，无意受在前面背景技术或如下详细描述中给出的任何理论限制。希望中点基准呈现处在单个MTJ在高阻或低阻状态下的中点的电导。进一步希望中点基准被偏置在低电位上，以便在不变地或以高占空比偏置中点基准的情况下延长TDDB 寿命。配置多个MTJ元件来实现优选中点基准通常需要串行排列，所述串行排列防止分别对每个MTJ元件读取存取。当使用“双态”MTJ元件时，对每个MTJ元件的读取存取是设置实现最佳中点基准必需的每个MTJ元件的状态所希望的。使包括在中点基准中的晶体管所附加的电阻类似于用于存取MRAM数据队列中的MTJ元件的相似晶体管所附加的电阻，并且流过中点基准中的MTJ元件的电流的方向是与电流流过MRAM数据阵列中的MTJ元件相同的方向也是优选的。本文所述的MRAM中点基准的示范性实施例克服了在以前所知中点发生器中发现的这些问题。图2和3的第一和第二示范性实施例分别需要提供像隧道结上面的金属局部互连那样，独立于写线地连接不同MTJ元件的上端的手段的MRAM工艺，而图4的第三示范性实施例允许使用将写线直接与每个MTJ的上端连接的工艺。本文所述的磁阻随机存取存储器(MRAM)中点基准包括并入晶体管电路内的四个磁性隧道结(MTJ)器件，其中电流被引导成沿着一个方向通过第一对串联MTJ和沿着相同方向通过与第一对串联MTJ并联的第二对串联MTJ。用于防止存取晶体管的电阻显著增大， 为阵列中的每个MTJ提供了中点电导。电流沿着相同方向流过结构中的所有MTJ，并且在阵列中沿着与感测电流相同的方向流动，以防止非线性和非对称MTJ影响输出。中点基准精确地评估多个MTJ中的单个TMJ的状态，以便设置MTJ的状态。显示在图1中的具有至少两个不同电阻状态的存储器的存储器感测放大器包括含有电压偏置部分12、感测放大器14和阵列部分16的存储器10。虽然本文所述的示范性实施例描述了 MRAM架构，但本发明也可以应用于任何电阻性存储器。电压偏置部分12含有P-沟道晶体管22，P-沟道晶体管22含有与电源电压端23连接的第一电流电极或源极。 晶体管22的控制电极或栅极在节点M上与其第二电流电极或漏极连接。N-沟道晶体管 26含有与晶体管22的漏极连接的漏极、与运算放大器20的输出端连接的栅极、和与节点观连接的源极。运算放大器20含有与参考电压21连接的第一或正(非反相)输入端。运算放大器20的第二或负(反相)输入端与节点观连接。P-沟道晶体管32含有与端子23 连接的源极、和连接在一起并与节点M连接的栅极和漏极。N-沟道晶体管34含有与节点 M连接的漏极、与运算放大器20的输出端连接的栅极、和与节点观耦合的源极。依照本文所述的示范性实施例，中点基准30和36耦合在节点观与电源电压31之间。运算放大器 40含有与晶体管32的栅极和漏极连接的正输入端、和与其提供感测预充电电压33的输出端连接的负输入端。运算放大器42含有与晶体管34的源极连接的正输入端、和与其提供位预充电电压37的输出端连接的负输入端。运算放大器20的输出端提供公用栅极偏置电压35。在感测放大器14中，P-沟道晶体管44含有与电压端23连接的源极。晶体管44 的漏极在输出节点48处与N-沟道晶体管52的漏极连接。晶体管52的栅极与偏置电压35 连接。晶体管52的源极与节点M连接，并且经由一个或更多个耦合器件(未示出)与具有电阻&的位电阻77的第一端连接。位电阻77的第二端经由一个或更多个耦合器件(未示出)与电压端31连接。P-沟道晶体管60含有与电压端23连接的源极、和与其漏极以及晶体管44的栅极连接的栅极。开关50含有与晶体管44的漏极连接的第一端和在节点46 上与晶体管60的漏极连接的第二端。开关50受均衡控制信号39控制。N-沟道晶体管62 的漏极与节点46连接。晶体管62含有与公用栅极偏置电压35连接的栅极并含有与节点 64连接的漏极。高参考电阻78的第一端经由一个或更多个耦合器件(未示出)与节点64 耦合。电阻78的第二端经由一个或更多个耦合器件(未示出)与电压端31耦合。P-沟道晶体管66含有与电压端23连接的源极。晶体管66的栅极与晶体管60的栅极连接。晶体管66的漏极与参考输出端57连接。N-沟道晶体管68的漏极与节点57连接。晶体管68 含有与公用栅极偏置电压35连接的栅极。晶体管68的源极与节点64连接，并且经由一个或更多个耦合器件(未示出)与低参考电阻79的第一端耦合。电阻79的第二端经由一个或更多个耦合器件(未示出)与电压端31耦合。开关80含有与运算放大器40的输出端， 即节点33连接的第一端。开关80含有与节点46连接的第二端，并且含有与预充电控制信号84连接的控制端。开关85含有与节点46连接的第一端。开关85含有与节点57连接的第二端，并且含有与均衡控制信号39连接的控制端。开关81含有与运算放大器42的输出节点37连接的第一端、与节点M连接的第二端和接收预充电控制信号86的控制端。开关82含有与运算放大器42的输出端，即节点37连接的第一端、与节点64连接的第二端和接收预充电控制信号86的控制端。在操作时，感测放大器14感测可编程成高状态或低状态的电阻77所代表的存储单元的状态。通过地址和解码器(未示出)在感测放大器14中存取位⑶、高基准(H)和低基准(L)。对于像MRAM那样的存储器，高基准是被编程成如电阻78所代表的高电阻存储状态Rh2的单元。类似地，低基准是被编程成如电阻79所代表的低电阻存储状态I^2的单元。位是电阻77所代表的存储状态&是高(高电阻状态所代表)还是低(低电阻状态所代表)的寻址单元。应该懂得，在晶体管52，62和68的每一个与相关耦合存储单元之间可以存在通过晶体管(未示出)，以便电阻77，78和79每一个都代表与存取相关存储单元相关联的总电阻。类似地，在电阻77，78和79与电压端31之间也可以存在通过晶体管。偏置电路12将生成三个特定偏置电压来控制感测放大器14。感测放大器14使用公用栅极电压35来偏置晶体管52，62和68。晶体管52，62和68的偏置造成与晶体管下阈 35接近的电阻77，78和79两端的基本相同偏置电压。这种偏置建立起表示成电流51，53和 55的晶体管52，62和68每一个的饱和电流电平。51，53和55的值接近于被与存取77，78 和79相关联的总有效电阻划分的处在它们两端的基本相同偏置电压。在例示的形式中，晶体管62和68以将电流63 (Ih)和65 (Il)平均，从而分别建立起等于(IH+IJ /2的通过晶体管62和68每一个的电流53和55的方式连接。在节点46处将晶体管66的栅极与晶体管 60的栅极和漏极连接建立起也等于(Ιη+Ι^Λ的晶体管44的饱和电流电平作为电流镜像。 在节点46处将晶体管66的栅极与晶体管60的栅极和漏极连接建立起也等于(Ih+IJ/2的晶体管66的饱和电流电平作为电流镜像。节点57处的电压将反映由晶体管66和68传导的名义上相同的电流(IH+IJ/2之间的差值。节点57处的电压建立起参考电压。然后，节点48处的输出电压将反映由晶体管传导的饱和电流αΗ+Ι)/2与由晶体管52传导的饱和电流51之间的差值。对于具有低电阻状态的电阻77，节点48处的信号的稳态电压值在电位上将低于参考电压57。对于具有高电阻状态的电阻77，信号48的稳态电压值在电位上将高于参考电压57。预充电和均衡技术的使用提高了感测放大器14的速度。通过与均衡开关50和85 结合使用预充电开关80-82，充电与节点54，64，57，48和46相关联的电容所需的时间显著缩短。通过预充电信号84使预充电开关80不导通之后使均衡开关50和85保持导电，将节点46和48维持在相等电位上，以达到它们的稳态电位，并且减小与电路相关联的电容失衡带来的影响。电压偏置部分12接收参考输入电压21，并且使用中点基准30和36将预充电和偏置电压供应给感测放大器14。在操作时，通过运算放大器20控制电压35，以保持等于参考电压21的电压和节点观上的输入电压。两个中点基准30和36与节点观耦合。参考单元30和36与运算放大器20的反相输入端的连接，以及晶体管沈和34的大小被做成基本等于晶体管52，62和68的大小，导致在感测放大器14中产生基本等于参考电压21的稳态电压的电压35的建立。特别地，稳态电压是节点M和64处的电压。运算放大器42提供的电压37用于将节点M和64预充电到与它们的稳态值接近的值。通过使用大小与晶体管44，60和66基本相同的晶体管22和32，运算放大器40提供了用于将感测放大器14中的节点48和46预充电到与它们的稳态值接近的值的电压33。在操作时，连续地偏置电压偏置部分12的中点基准30和36，而感测放大器14的参考存储单元78和79只在感测操作期间偏置。由于连续偏置，时间相关介质击穿(TDDB) 将引导参考单元30和36的特性相对于参考存储单元78和79的电阻特性漂移。磁性隧道结两端的电压显著降低的参考存储单元30和36 (中点基准)的放置显著提高了电压偏置部分12的可靠性。偏置部分12被设计成随温度、电源电压、和工艺变化调整电压33，35和37。偏置部分12与感测放大器14之间的电压值的漏电痕迹(track)部分地由电压偏置部分12中的晶体管与感测放大器14中的晶体管的有意的器件大小匹配以及参考中点基准30和36 的使用引起的。尽管下面所述的中点基准被例示成用在电压偏置部分12和感测放大器14 上，但应该明白，中点基准也可以用在其它应用中。依照第一示范性实施例(图2)，位于图1的电压偏置部分12中方块30和36上的中点基准200包括=MTJ 202，204，206，208 ；控制晶体管212，214，216，218 ；和参考晶体管 222,224,226. MTJ 202,204的第一侧与像地那样的参考电压2 连接，而第二侧分别与控制晶体管212的214的源极连接，并且分别与参考晶体管222和224的源极连接。控制晶体管212的214含有分别与读位线231和读位线230连接的漏极；和与读字线232耦合的栅极。MTJ 206，208的第一侧在节点234处一起与参考晶体管222，224的漏极连接。参考晶体管222，224含有与读参考线236耦合的栅极。控制晶体管216，218含有分别与MTJ 206,208的第二侧连接的源极；与读位线231耦合的漏极；和分别与读字线238，240连接的栅极。第三参考晶体管2 含有与参考晶体管222的漏极连接的漏极、与反相读参考线244 连接的栅极、和与参考电压2 耦合的源极。选择晶体管246，248含有分别与读位线231 和读位线230连接的源极；允许从图1的偏置电路12或从用于读取每个MTJ的状态的感测放大器存取的漏极、和分别与列选择线262和264连接的栅极。将第一写位线252布置在 MTJ202, 206附近，而将第二写位线2M布置在MTJ 204，208附近。将第一写字线256布置在MTJ 202，204附近，而将第二写字线258布置在MTJ 206，208附近。上面所述的这个第一示范性实施例可以用在MTJ 202，204，206，208的读路径和写路径完全隔离的情形，例如，当使用隧道结202，204，206，208上面和写位线252，254下面的局部互连时。当用作中点基准时，不确证读字线232导致晶体管212，214断开。确证读参考信号线236，而不确证与其相反的反相读参考线M4，从而通过晶体管222,2 将上面两个隧道结202，204与下面两个隧道结206，208连接。确证读字线238，240将底下两个隧道结206，208与读位线231连接。确证列选择线262在节点28处通过未示出的连线将这条位线与电压偏置部分12(图1)连接。如果电压偏置部分12将电压施加于节点观，那么， 电流通过串联的晶体管218和MTJ 208，并且并行地通过串联的晶体管216和MTJ 206流到节点234。从节点234开始，电流通过串联的晶体管2 和MTJ 204，并且并行地通过串联的晶体管212和MTJ 202流到地。注意，这种安排是四个串联晶体管和MTJ的并联/串联组合，电流沿着相同方向通过所有MTJ，而如果MTJ的电阻状态设置得合适，则提供中点基准。如果不确证读参考信号236，而确证与其相反的反相读参考信号M4，那么，上面两个MTJ 202，204和通过晶体管2 与地连接的下面两个MTJ 206，208断开连接。如果确证读字线232，那么，MTJ 202与读位线231连接，而MTJ 204与读位线230连接。确证列选择线262将读位线231和MTJ 202与感测放大器(未示出)连接，使MTJ202能够像正常MTJ 那样被读取。确证列选择线264将读位线230与感测放大器(未示出)连接，使MTJ 204能够被读取。类似地，如果确证读字线238，那么，将MTJ 206与读位线231连接，使MTJ 206 能够被感测；而如果确证读字线MO，那么，将MTJ 208与读位线231连接，使MTJ 208能够被感测。因此，四个MTJ 202，204，206，208中的每一个的状态被分开感测，并且可以设置成所希望状态。而且，由于可以单独设置每个位，所以可以调整高电阻状态下的位数与低电阻状态下的位数之比，以便调整所得“中点”基准，将它调到与阵列中的MTJ元件的中点电导接近匹配的值。参照图3，第二示范性实施例的电路300包括四个MTJ为一组的四个组301，303， 305，307，其中，每组四个MTJ与图2的MTJ类似。这种电路的一种示范性使用是四个组 301，303，305，307的两个组用于生成感测放大器基准(像在第一示范性实施例中那样)而四个组301，303，305，307的其它两个组用于生成偏压。下面就其用作中点基准对四个组的一个组307加以描述。作为方块30或36之一位于图1的电压偏置部分12中的这个中点基准307包括=MTJ 302，304，306，308 ；控制晶体管312，314，316，318 ；和参考晶体管322， 324,326. MTJ 302,304的第一侧与像地那样的参考电压3 连接，而第二侧分别与控制晶体管312的314的源极连接，以及分别与参考晶体管322和324的源极连接。控制晶体管 312的314含有分别与读位线333和读位线330连接的漏极；和与读字线332耦合的栅极。MTJ306，308的第一侧在节点334处一起与参考晶体管322，3 的漏极连接。参考晶体管322，3 含有与读参考线336耦合的栅极。控制晶体管316，318含有分别与MTJ 306， 308的第二侧连接的源极、与读位线330耦合的漏极；和分别与第二读字线338，340连接的栅极。第三参考晶体管3 含有与节点334连接的漏极、与反相读参考线344连接的栅极、 和与参考电压3观耦合的源极。选择晶体管348含有与参考位线330连接的源极；允许从图1的偏置电路12或从用于读取每个MTJ的状态的感测放大器存取的漏极；和与列选择线 355连接的栅极。选择晶体管346含有与参考位线333连接的源极；允许从图1的偏置电路12或从用于读取每个MTJ的状态的感测放大器存取的漏极；和与列选择线357连接的栅极。将第一写位线352布置在MTJ 302，306附近，而将第二写位线邪4布置在MTJ 304,308 附近。将第一写字线356布置在MTJ 302，304附近，而将第二写字线358布置在MTJ 306， 308附近。在操作时，当确证读参考线336，而不确证与其相反的反相读参考线344时，激活晶体管322和324。读字线338，340将这个中点基准与读位线330连接。这两条相同的读字线338，340将一个组303与读位线331连接。类似地，读字线339，341将中点基准305 和301分别与读位线333和335连接。因此，虽然只有两倍于如用在显示在图2中的实施例中的读位线的数量，但可以同时存取所有四个中点基准。当不确证读参考信号336，而确证与其相反的反相读参考信号344时，可以使用读字线332，338，339，340，341，343、和列选择晶体管345，346，347，348分别存取十六个单独MTJ进行状态设置。参照图4，第三示范性实施例的电路400用在不使用MTJ上面的局部互连，而将写位线用于与MTJ的顶部连接的MRAM中，它包括四个MTJ 402，404，406，408 ；四个控制晶体管412，414，416，418 ；四个列选择晶体管422，424，426，428 ；四个列使能晶体管432，434， 436，438 ；和四个参考写晶体管442，444，446，448。列使能晶体管432，434，436，438含有与像地那样的参考电压450连接的源极；通过写位线452，454，456，458分别与MTJ 402，404， 406，408的第一侧耦合的漏极；和分别与双态写线462，464和标准线466，468连接的栅极。 控制晶体管412，414，416，418含有分别与MTJ 402，404，406，408的第二侧耦合的源极； 和分别与读位线472，474，476，478耦合的漏极。控制晶体管412，416的栅极与偶数读字线 420连接，而控制晶体管414，418的栅极与奇数读字线430连接。列选择晶体管422，424， 似6，4 含有分别与写位线妨4，452和读位线474，472连接的源极。列选择晶体管422， 424含有分别与读位线476，478连接的漏极；和与std线440连接的栅极。列选择晶体管 426，428含有分别与读位线476，478连接的漏极；和分别与trdO线460和trdl线470连接的栅极。参考写晶体管442，444，446，448含有分别与写位线452，妨4，456，458耦合的漏极；与像Vdd 23那样的参考电压480耦合的源极；和分别与写参考线482，484，486，488连接的栅极。读位线472，474连接在一起形成感测存取节点490。节点490与图1的节点观耦合，并且与未示出的感测MTJ的状态的感测放大器耦合。在像中点基准那样操作时，随着列使能晶体管436、438、偶数读字线420、奇数读字线430、和标准线440被确证和电压被施加于感测节点490，电流流过控制晶体管412、MTJ 402、列选择晶体管424、控制晶体管418、MTJ 408、和列使能晶体管438而流到地450 ；类似地，流过控制晶体管414、MTJ 404、列选择晶体管422、控制晶体管416、MTJ 406、和列使能晶体管436而流到地450。晶体管422，424，436，438与晶体管412，414，416，418相比更宽， 使得晶体管412，414，416，418的电阻起支配作用。这种四个MTJ和四个晶体管串联/并联的架构与MTJ中的电阻匹配。由于电流沿着相同方向流过MTJ402，404，406，408，所以没有造成不对称。为了感测MTJ 402，确证双态写线462和偶数读字线420两者，以便将MTJ 402连接在感测节点490与地450之间。为了感测MTJ404，确证双态写线464和奇数读字线430 两者，以便将MTJ 404连接在感测节点490与地450之间。为了感测MTJ 406，确证标准线 466、偶数读字线420、和trdO线460，以便将MTJ 406连接在感测节点490与地450之间。 为了感测MTJ 408，确证标准线468、奇数读字线430、和trdl线470，以便将MTJ 408连接在感测节点490与地450之间。因此，可以独立感测每个MTJ元件。因此，可以看出，三个示范性实施例的每一个通过防止存取晶体管使其电阻显著增大，为阵列中的每个MTJ提供了中点电导。电流沿着相同方向流过结构中的所有MTJ，并且在阵列中沿着与感测电流相同的方向流动，以防止非线性和非对称MTJ影响输出。中点基准精确地评估多个MTJ中的单个TMJ的状态，以便设置MTJ的状态。虽然在上文的详细描述中给出了至少一个示范性实施例，但应该懂得，存在大量的变种。还应该懂得，该示范性实施例或这些示范性实施例只是例子，而无意以任何方式限制本发明的范围、可用性或配置。而是，上文的详细描述将向本领域的普通技术人员提供实现本发明示范性实施例的方便路线图，不言而喻，可以不偏离如所附权利要求给出的本发明范围地在描述在示范性实施例中的元件的功能和安排方面作出各种改变。
权利要求
1.一种随机存取存储器架构，包含存储单元的阵列，每个存储单元具有包含第一电阻状态和第二电阻状态之一的可编程状态；以及耦合在第一节点与第二节点之间并具有在第一电阻状态的电阻与第二电阻状态的电阻之间的电阻的中点基准，其包含与第一节点耦合并具有包含第一电阻状态和第二电阻状态之一的可编程状态的第一存储元件；与第二节点耦合并与所述第一存储元件耦合且具有包含第一电阻状态和第二电阻状态之一的可编程状态的第二存储元件；以及有选择地与所述第一或第二存储元件耦合，以便感测耦合的第一或第二存储元件处在所述第一还是第二电阻状态下的电路。
2.如权利要求1所述的随机存取存储器架构，进一步包含与第一节点耦合并具有包含第一电阻状态和第二电阻状态之一的可编程状态的第三存储元件；以及与第二节点耦合并与所述第三存储元件耦合具有包含第一电阻状态和第二电阻状态之一的可编程状态的第四存储元件；其中，所述电路进一步有选择地与所述第三或第四存储元件耦合，以便感测耦合的第三或第四存储元件处在所述第一还是第二电阻状态下。
3.如权利要求2所述的随机存取存储器架构，其中，所述第三存储元件进一步与所述第二存储元件耦合。
4.如权利要求1所述的随机存取存储器架构，其中，所述第一存储元件包含第一对串联存储元件，所述第二存储元件包含第二对串联存储元件，所述随机存取存储器架构进一步包含与所述存储单元的阵列耦合的感测放大器；以及与所述感测放大器耦合的电压偏置部分，所述电压偏置部分包括所述第一和第二存储元件。
5.如权利要求1所述的随机存取存储器架构，进一步包含包含存储单元的至少一个数据列的所述存储单元的阵列，所述存储单元的至少一个数据列被耦合成将信息存储在至少一个存储单元内，每个存储单元包括可编程成所述第一电阻状态和第二电阻状态之一的至少一个非易失性存储元件；被放置成与所述至少一个数据列相邻、具有在所述第一电阻数据状态与第二电阻状态之间的净电阻的电路；以及与所述至少一个数据列耦合的差分读出电路，用于将从非对称存储元件中生成的数据电流与从所述电路中生成的参考电流差分比较，并提供数据输出信号，其中所述差分读出电路包括所述第一和第二存储元件。
6.如权利要求4所述的随机存取存储器架构，其中，所述电压偏置电路包含 第一导电类型的第一晶体管，其含有与第一节点耦合的第一电流电极、与第二节点耦合的第二电流电极、和与参考电压耦合的控制电极；第二导电类型的第二晶体管，其含有与第二节点耦合的第一电流电极、与漏极电压耦合的第二电流电极、和与第二节点耦合的控制电极；第一导电类型的第三晶体管，其含有与第一节点耦合的第一电流电极、与第二节点耦合的第二电流电极、和与参考电压耦合的控制电极；以及第二导电类型的第四晶体管，其含有与第二节点耦合的第一电流电极、与漏极电压耦合的第二电流电极、和与第二节点耦合的控制电极；其中，所述第一和第二存储元件耦合在第一节点与电压源之间。
7.一种随机存取存储器架构，包含多个非对称存储元件，每一个能够具有第一电阻状态和第二电阻状态，其中电流沿着第一方向流过时的电阻不等于电流沿着第二方向流过时的电阻；第一对串联存储元件，其分别具有第一电阻和第二电阻，并被布置成其中电流沿着第一方向流过所述第一对串联存储元件中的两个存储元件；以及第二对串联存储元件，其分别具有第三电阻和第四电阻，与所述第一对串联存储元件并联地耦合，并被布置成其中电流沿着第一方向流过所述第二对串联存储元件中的两个存储元件。
8.如权利要求7所述的随机存取存储器架构，其中，所述第一对串联存储元件包含第一和第二存储元件，所述第二对串联存储元件包含第三和第四存储元件，所述随机存取存储器架构进一步包含与所述第一和第三存储元件的第一侧耦合的第一电压基准； 耦合在所述第一存储元件的第二侧与第一节点之间的第一晶体管； 耦合在所述第三存储元件的第二侧与所述第一节点之间的第二晶体管，所述第一节点与所述第二和第四存储元件两者的第一侧耦合；耦合在所述第二存储元件的第二侧与第一读位线之间的第三晶体管；以及耦合在所述第四存储元件的第二侧与所述第一读位线之间的第四晶体管。
9.如权利要求8所述的随机存取存储器架构，进一步包含耦合在所述第一存储元件的第二侧与所述第一读位线之间的第五晶体管；以及耦合在所述第三存储元件的第二侧与第二读位线之间的第六晶体管；以及耦合在所述第一节点与所述第一电压基准之间的第七晶体管。
10.如权利要求7所述的随机存取存储器架构，其中，所述第一对串联存储元件包含第一和第二存储元件，所述第二对串联存储元件包含第三和第四存储元件，所述随机存取存储器架构进一步包含与所述多个非对称存储元件耦合的感测放大器；以及与所述感测放大器耦合的电压偏置部分，所述电压偏置部分包括所述第一和第二对串联存储元件。
11.如权利要求7所述的随机存取存储器架构，进一步包含包含存储单元的至少一个数据列的所述多个非对称度量存储元件，所述存储单元的至少一个数据列被耦合成将信息存储在一个数据单元内，每个存储单元包括可编程成所述第一电阻状态和第二电阻状态之一的至少一个非易失性存储元件；被放置成与所述至少一个数据列相邻、具有在所述第一电阻数据状态与第二电阻状态之间的净电阻的电路；以及与所述至少一个数据列耦合的差分读出电路，用于将从非对称存储元件中生成的数据电流与从所述电路中生成的参考电流差分比较，并提供数据输出信号，其中所述差分读出电路包括所述第一和第二对串联存储元件。
12.如权利要求10所述的随机存取存储器架构，其中，所述电压偏置电路包含 第一导电类型的第一晶体管，其含有与第一节点耦合的第一电流电极、与第二节点耦合的第二电流电极、和与参考电压耦合的控制电极；第二导电类型的第二晶体管，其含有与第二节点耦合的第一电流电极、与漏极电压耦合的第二电流电极、和与第二节点耦合的控制电极；第一导电类型的第三晶体管，其含有与第一节点耦合的第一电流电极、与第二节点耦合的第二电流电极、和与所述参考电压耦合的控制电极；以及第二导电类型的第四晶体管，其含有与第二节点耦合的第一电流电极、与漏极电压耦合的第二电流电极、和与第二节点耦合的控制电极；其中，所述第一和第二对串联存储元件耦合在第一节点与电压源之间。
13.如权利要求9所述的随机存取存储器架构，进一步包含第三对串联存储元件，其具有第一电阻，包含第五和第六存储元件，并被布置成其中电流沿着第一方向流过所述第三对串联存储元件中的两个存储元件；以及第四对串联存储元件，其具有第二电阻，与所述第三对串联存储元件并联地耦合，包含第七和第八存储元件，并被布置成其中电流沿着第一方向流过所述第四对串联存储元件中的两个存储元件；与所述第五和第七存储元件的第一侧耦合的第二电流导体； 耦合在所述第五存储元件的第二侧与第二节点之间的第八晶体管； 耦合在所述第七存储元件的第二侧与所述第二节点之间的第九晶体管，所述第二节点与所述第六和第八存储元件的第一侧耦合；耦合在所述第六存储元件的第二侧与第二读位线之间的第十晶体管；以及耦合在所述第八存储元件的第二侧与所述第二读位线之间的第十一晶体管。
14.如权利要求8所述的随机存取存储器架构，其中，所述第一、第二、第三、和第四存储元件每一个分别能够具有施加于两端的电压。
15.如权利要求8所述的随机存取存储器架构，其中，所述第一、第二、第三、和第四存储元件每一个分别能够具有施加于两端的电压以便设置其状态。
16.如权利要求9所述的随机存取存储器架构，进一步包含与所述第一和第二读位线耦合的感测放大器，其中所述感测放大器被配置成读取和设置每个存储元件的状态。
17.如权利要求7所述的随机存取存储器架构，其中，所述第一对串联存储元件包含第一和第二存储元件，所述第二对串联存储元件包含第三和第四存储元件，所述第一、第二、 第三、和第四存储元件中的每一个都具有第一和第二端，所述随机存取存储器架构进一步包含电流导体； 第一读位线； 第二读位线；第三读位线；耦合在所述电流导体与所述第一存储元件的第一端之间的第一晶体管； 耦合在所述电流导体与所述第三存储元件的第一端之间的第二晶体管； 耦合在所述第一存储元件的第二端与所述第一读位线之间的第三晶体管； 耦合在所述第三存储元件的第二端与所述第二读位线之间的第四晶体管； 耦合在所述第一读位线与所述第二存储元件的第一端之间的第五晶体管； 耦合在所述第二读位线与所述第四存储元件的第一端之间的第六晶体管； 耦合在所述第二存储元件的第二端与所述第三读位线之间的第七晶体管；以及耦合在所述第四存储元件的第二端与所述第三读位线之间的第八晶体管。
18.如权利要求7所述的随机存取存储器架构，其中，所述第一对串联存储元件包含第一和第二磁性隧道结，所述第二对串联存储元件包含第三和第四磁性隧道结。
19.一种随机存取存储器架构，包含包含存储单元的至少一个数据列的阵列，所述存储单元的至少一个数据列被耦合成将信息存储在至少一个存储单元内，每个存储单元包括可编程成第一电阻状态和第二电阻状态之一的至少一个非易失性存储元件；耦合在第一节点与第二节点之间并具有在第一电阻状态的电阻与第二电阻状态的电阻之间的电阻的中点基准，其包含与第一节点耦合并具有包含第一电阻状态和第二电阻状态之一的可编程状态的第一存储元件；与第二节点耦合并与所述第一存储元件耦合且具有包含第一电阻状态和第二电阻状态之一的可编程状态的第二存储元件，其中所述第一和第二存储元件包含第一对串联存储元件；与第一节点耦合并具有包含第一电阻状态和第二电阻状态之一的可编程状态的第三存储元件；以及与第二节点耦合并与所述第三存储元件耦合且具有包含第一电阻状态和第二电阻状态之一的可编程状态的第四存储元件，其中所述第三和第四存储元件包含第二对串联存储元件；以及有选择地与所述第一或第二存储元件耦合以便感测耦合的第一或第二存储元件处在第一还是第二电阻状态下，并与所述第三或第四存储元件耦合以便感测耦合的第三或第四存储元件处在第一还是第二电阻状态下的电路； 与所述存储单元的阵列耦合的感测放大器；以及与所述感测放大器耦合的电压偏置部分，所述电压偏置部分包括所述第一、第二、第三、和第四存储元件。
20.如权利要求19所述的随机存取存储器架构，其中，所述电压偏置电路包含 第一导电类型的第一晶体管，其含有与第一节点耦合的第一电流电极、与第二节点耦合的第二电流电极、和与参考电压耦合的控制电极；第二导电类型的第二晶体管，其含有与第二节点耦合的第一电流电极、与漏极电压耦合的第二电流电极、和与第二节点耦合的控制电极；第一导电类型的第三晶体管，其含有与第一节点耦合的第一电流电极、与第二节点耦合的第二电流电极、和与参考电压耦合的控制电极；以及第二导电类型的第四晶体管，其含有与第二节点耦合的第一电流电极、与漏极电压耦合的第二电流电极、和与第二节点耦合的控制电极；其中，所述第一和第二存储元件耦合在第一节点与电压源之间。
全文摘要
一种随机存取存储器架构包括具有第一电阻的第一对串联存储元件(202，206，302，306，402，404)和与第一对串联存储元件并联耦合的具有第二电阻的第二对串联存储元件(204，208，304，308，406，408)，其中电流沿着第一方向流过第一和第二对串联存储元件两者。感测放大器(14)与每个都包括存储元件的MRAM单元(77)的阵列(16)耦合，并且包括电压偏置部分(12)，该电压偏置部分包括第一和第二对串联存储元件。该存储元件可以是，例如，磁性隧道结。
文档编号G11C11/00GK102265350SQ200980152282
公开日2011年11月30日 申请日期2009年12月2日 优先权日2008年12月26日
发明者C·K·赛伯拉玛尼安, J·J·纳哈斯, T·W·安德 申请人:艾沃思宾技术公司