专利名称：半导体存储装置的数据对齐电路和方法
技术领域：
本发明总的来说涉及半导体存储装置，以及具体地说涉及半导体存储装置的数据 对齐电路和方法。
背景技术：
半导体存储装置使用外部存储控制器串行地传送和接收多位数据。另一方面，在 半导体存储装置内部提供多个全局数据总线(GIO)，以便传输多位数据到核心区或从核心 区输出多位数据，并且经全局数据总线传输的多位数据被并行排列。以此方式，多位数据在 半导体装置的内部并行传输，而在半导体存储装置的外部串行传输。因此，在数据输入区 中，需要用于将串行的数据并行对齐的电路，以及在数据输出区中，需要用于将并行的数据 串行对齐的电路。为了此目的，半导体装置配置为在数据输入区和数据输出区中包括数据 对齐电路。一般地，在数据输入区中提供的半导体存储装置的数据对齐电路配置为通过使 用数据选通时钟信号(DQS)、将数据与内部时钟信号同步，以及将数据传输到全局数据总 线，对经多个数据焊盘输入的数据进行同步。在诸如双数据速率同步动态随机存取存储器 (DDR SDRAM)的半导体存储装置中，可以通过在数据选通时钟信号(DQS)的上升沿和下降 沿处锁存数据位来执行更快的数据输入操作。从延迟锁定环(DLL)电路或锁相环(PLL)电 路产生内部时钟信号，并且，近来已经将内部时钟信号实现为多相时钟信号的形式，以便支 持更快的操作速度。然而，难以精确地对从半导体存储器件的外部传输到数据焊点的多个数据的时序 进行同步，并且在多个数据之间通常会出现微小的时序差。随着半导体存储装置朝着执行 更高速操作的方向发展，甚至数据输入时序的微小差值就可能导致数据对齐操作中出现故 障。因此，半导体存储装置的传统对齐电路应当配置为一种结构，用于防止此故障。图1是半导体存储装置的传统数据对齐电路的示意性配置图，图示提取输入数据 的相位信息的方块。参考图1，半导体存储装置的传统数据对齐电路包括计数器1，配置为产生计数 信号CNT ；复用器(MUX) 2，配置为顺序地输出第一至第八数据DQ<1 8> ；第一至第八触发器 FFl至FF8，配置为响应于从复用器2传输的数据，锁存第一至第八时钟信号CLK<1:8>;编 码器3，配置为对第一至第八触发器FFl至FF8的输出信号进行编码，并产生3位的编码信 号ENC ；以及寄存器4，配置为存储编码信号ENC。第一至第八时钟信号CLK<1:8>是从DLL电路或PLL电路产生的多相时钟信号，并
5且这些时钟信号是通过将单个的时钟信号的相位划分为八个来产生的。当复用器2传输 第一至第八数据DQ<1:8>中的任一个到第一至第八触发器FFl至FF8时，向其输入相位比 数据的相位超前的时钟信号的触发器输出高电平信号，而向其输入相位比数据的相位滞后 的时钟信号的触发器输出低电平信号。在此相位信息提取操作中，所有的第一至第八数据 DQ<1:8>均被控制为具有高电平电位。编码器3被配置为对第一至第八触发器FFl至FF8的输出信号进行编码，并传送 编码后的信号到寄存器4。寄存器4被配置为存储一位数据的相位信息。随后，如果重复地 操作复用器2、第一至第八触发器FFl至FF8以及编码器3，则寄存器4可以存储第一至第 八数据DQ<1:8>的各个位的相位信息。随后，储存在寄存器4中的第一至第八数据DQ<1:8>的各个位的相位信息被用来 控制电路区(未示出)中的第一至第八数据DQ<1:8>的相位。以此方式，半导体存储器的 数据对齐电路通过执行对第一至第八数据DQ<1:8>的各个相位进行控制并且对第一至第 八数据DQ<1:8>进行对齐的操作，可以支持稳定的数据输入。然而，由于上述数据对齐电路在其操作中必须从DLL电路或PLL电路接收多相时 钟信号，故必定要在数据对齐电路中提供大量的信号线。因此，产生了面积效率降低这一缺 点。另外，由于提供复杂的电路配置用于提取数据的相位信息，设计的便利性降低。如此，半 导体存储装置的传统数据对齐电路具有的技术局限在于所占的面积大和设计便利性降低， 这是阻碍实现高性能半导体存储装置的因素。
发明内容
本发明的实施例包括半导体存储装置的数据对齐电路，其改善了面积效率和设计 便利性，以及包括半导体存储装置的数据对齐方法。在本发明的一个实施例中，一种半导体存储装置的数据对齐电路，包括数据选通 时钟相位控制块，配置为响应于选通延迟码，控制数据选通时钟信号的相位，并产生延迟的 选通时钟信号；多个数据相位控制块，配置为分别响应于数据延迟码，控制输入数据的相 位，产生延迟的数据；多个数据对齐块，配置为分别响应于所述延迟的选通时钟信号，锁存 所述延迟的数据，并产生锁存的数据和对齐的数据；以及延迟码发生块，配置为执行确定所 述锁存的数据的相位的操作，并产生所述选通延迟码和所述数据延迟码。在本发明的另一个实施例中，一种半导体存储装置的数据对齐电路，包括延迟 码发生块，配置为接收多个数据，提取相位最滞后的数据的相位信息，并输出所述提取的信 息，作为选通延迟码；数据选通时钟相位控制块，配置为响应于选通延迟码，控制数据选通 时钟信号的相位，并产生延迟后的选通时钟信号；以及多个数据对齐块，配置为分别通过使 用所述延迟的选通时钟信号，来执行数据锁存操作，输出所述多个数据，并对所述多个数据 进行数据对齐操作。在本发明的另一个实施例中，一种半导体存储装置的数据对齐方法，包括步骤a) 确定多个输入数据的相位，并提取相位最滞后的数据的相位信息；b)通过使用所述提取的 相位信息，延迟数据选通时钟信号，并将所述延迟的数据选通时钟信号与相位最滞后的所 述数据同步；以及c)顺序地一个接一个地延迟所述多个输入数据，使得延迟的输入数据具 有与所述已经被调整相位的数据选通时钟信号相同的相位。
下面将结合附图描述本发明的特征、方面和实施例，在附图中图1是传统的半导体存储装置的数据对齐电路的示意性配置图；图2是示出根据一个实施例的半导体存储装置的数据对齐电路的配置的方框图；图3是用于解释图2所示的数据对齐电路的操作的时序图；图4是图2所示的数据选通时钟相位控制块的实施例的配置图；图5是图2所示的第一数据对齐块的实施例的配置图；图6是图2所示的延迟码发生块的实施例的配置图；图7是从图6所示的计数器产生的第一至第九操作持续信号的波形图；以及图8是用于解释图6所示的码发生单元的操作的概念图。
具体实施例方式下文中，将通过优选实施例、参考附图来描述根据本发明的半导体存储装置的数 据对齐电路和方法。图2是示出根据本发明的一个实施例的半导体存储装置的数据对齐电路的配置 的方框图。参考图2，根据一个实施例的半导体存储装置的数据对齐电路包括数据选通时 钟相位控制块10，配置为响应于选通延迟码SDLY，控制数据选通时钟信号DQS的相位，并产 生延迟的选通时钟信号DQS_DLY ；第一至第八数据相位控制块21至28，配置为分别响应于 第一至第八数据延迟码DQDLYl至DQDLY8，控制第一至第八输入数据Dim至DIN8的相位， 并产生第一至第八延迟的数据D_DLY1至D_DLY8 ；第一至第八数据对齐块31至38，配置为 响应于延迟的选通时钟信号DQS_DLY，锁存第一至第八延迟的数据D_DLY1至D_DLY8，并产 生第一至第八锁存的数据D_LAT1至D_LAT8以及第一至第八对齐的数据D_ALN1至D_ALN8 ； 以及延迟码发生块40，配置为响应于延迟的选通时钟信号DQS_DLY，执行确定第一至第八 锁存的数据D_LAT1至D_LAT8的相位的操作，并且产生选通延迟码SDLY和第一至第八数据 延迟码 DQDLYl 至 DQDLY8。数据选通时钟信号DQS和第一至第八输入数据Dim至DIN8是例如从外部的存储 控制器输入的信号。在初始的数据对齐操作期间，即在设置第一至第八输入数据Dim至 DIN8的延迟量的期间，第一至第八输入数据Dim至DIN8具有高电平电位。在数据对齐电路的操作开始的时间点，数据选通时钟相位控制块10和第一至第 八数据相位控制块21至28将预设的延迟时间指定给数据选通时钟信号DQS和第一至第八 输入数据Dim至DIN8，并产生延迟的选通时钟信号DQS_DLY和第一至第八延迟的数据D_ DLYl 至 D_DLY8。随后，第一至第八数据对齐块31至38分别使用延迟的选通时钟信号DQS_DLY， 锁存第一至第八延迟的数据D_DLY1至D_DLY8，产生第一至第八锁存的数据D_LAT1至D_ LAT8，并将产生的第一至第八锁存的数据D_LAT1至D_LAT8传送到延迟码发生块40。此外， 第一至第八数据对齐块31至38分别通过使用延迟的选通时钟信号DQS_DLY，锁存第一至第 八锁存的数据D_LAT1至D_LAT8，产生第一至第八对齐的数据D_ALN1至D_ALN8，并经全局数据线(未示出)传送产生的第一至第八对齐的数据D_ALN1至D_ALN8到核心电路区(未 示出)。延迟码发生块40接收第一至第八锁存的数据D_LAT1至D_LAT8，提取第一至第八 锁存的数据D_LAT1至D_LAT8中相位最滞后的数据的相位信息，并产生选通延迟码SDLY。 数据选通时钟相位控制块10根据选通延迟码SDLY的逻辑值，对数据选通时钟信号DQS进 行延迟，并产生延迟的选通时钟信号DQS_DLY。在此情形中，延迟的选通时钟信号DQS_DLY 的相位与第一至第八锁存的数据D_LAT1至0_1^^8中相位最滞后的数据的相位同步。随后，延迟码发生块40提取第一锁存的数据D_LAT1的相位信息。具体地，延迟码 发生块40提取关于第一锁存的数据D_LAT1的相位比延迟的选通时钟信号DQS_DLY的相位 超前多少的信息，并将该提取的信息传送到第一数据相位控制块21，作为第一数据延迟码 DQDLYl。第一数据相位控制块21根据第一数据延迟码DQDLYl的逻辑值，对第一数据延迟 码DQDLYl进行延迟，并产生第一延迟的数据D_DLY1。在此情形中，第一延迟的数据D_DLY1 的相位与延迟的时钟信号DQS_DLY的相位同步。延迟码发生块40和第二至第八数据相位控制块22至28顺序地对第二至第八输 入数据DIN2至DIN8执行上述操作。因此，第一至第八延迟的数据D_DLY1至D_DLY8的相 位变为基本上彼此相等。由于第一至第八数据对齐块31至38的数据对齐操作是在相位已 经被同步的第一至第八延迟的数据D_DLY1至D_DLY8上进行的，故可以更加稳定地执行数 据对齐操作。如此，根据一个实施例的半导体存储装置的数据对齐电路可以稳定地执行数据对 齐操作，并且通过调整数据选通时钟信号DQS的相位、将已经被调整相位的数据选通时钟 信号DQS与输入数据Dim至DIN8的相位进行同步，不需要使用另外的时钟信号。因此，相 比于现有技术，半导体存储装置的数据对齐电路所占的面积大大减小。另外，由于不需要另 外的时钟信号，还可以提高设计便利性。通过图3的时序图，可以更加容易地理解半导体存储装置的数据对齐电路的上述 操作。图3是用于解释图2所示的半导体存储装置的数据对齐电路的操作的时序图。在图3中，图示说明通过对数据选通时钟信号DQS进行延迟而产生的延迟的选通 时钟信号DQS_DLY以及通过对第一至第八输入数据Dim至DIN8进行延迟而产生第一至第 八延迟的数据D_DLY1至D_DLY8。由(A)指代的部分示出处于初始状态的延迟的选通时钟信号DQS_DLY和第一至第 八延迟的数据D_DLY1至D_DLY8，在初始状态中，预定的延迟量被指定给数据选通时钟信号 DQS和第一至第八输入数据Dim至DIN8。如图所示，在半导体存储装置的数据对齐电路的 初始操作中，彼此之间还没有被同步的数据选通时钟信号DQS和第一至第八输入数据Dim 至DIN8被输入。随后，参考部分⑶，半导体存储装置的数据对齐电路对数据选通时钟信号DQS进 行延迟，并产生延迟的选通时钟信号DQS_DLY。在此情形中，数据对齐电路执行将相位最滞 后的数据(例如，D_DLY6)的相位和延迟的选通时钟信号DQS_DLY的相位进行同步的操作。 此操作通过以下来实现延迟码发生块40确定第一至第八锁存的数据D_LAT1至0_1^^8的 相位，并提取多个输入数据中的相位最滞后的数据的相位信息，以及数据选通信号相位控制块10通过使用提取的相位信息，执行对数据选通时钟信号DQS进行延迟的操作。随后，如部分(C)所示的，半导体存储装置的数据对齐电路顺序地一个接一个地 对第一至第八输入数据Dim至DIN8进行延迟，使得他们具有与已经被调整相位的延迟的 选通时钟信号DQS_DLY相同的相位，并产生第一至第八延迟的数据D_DLY至D_DLY8。以此方式，完成将延迟的选通时钟信号DQS_DLY的相位和第一至第八延迟的数据 D_DLY1至D_DLY8的相位进行同步的操作。图4是图2所示的数据选通时钟相位控制块的实施例的详细配置图。参考图4，数据选通时钟相位控制块10包括寄存器110，配置为存储选通延迟码 SDLY ；以及延迟线120，配置为响应于从寄存器110传送的选通延迟码SDLY，对数据选通时 钟信号DQS进行延迟，并输出延迟的选通时钟信号DQS_DLY。通过这样的配置，数据选通时钟相位控制块10可以根据选通延迟码SDLY的逻辑 值的变化，来可变地对数据选通时钟信号DQS进行延迟。另外，由于选通延迟码SDLY存储 在寄存器110中，一旦选通延迟码SDLY的逻辑值被固定，就可以通过连续地将固定的延迟 量指定给数据选通时钟信号DQS，来产生延迟的选通时钟信号DQS_DLY。同时，第一至第八数据相位控制块21至28可以配置成与数据选通时钟相位控制 块10相同的结构，当然输入/输出信号不同要之外。为了简洁，已经在本文单独描述了数 据选通时钟相位控制块10的配置。图5是图2所示的第一数据对齐块的实施例的详细配置图。由于第一至第八数据 对齐块31至38可以配置成相同的结构，故为了简洁，单独示出了第一数据对齐块31。另 外，在此示范了 DDR SDRAM，作为半导体存储装置的实例。因此，由于第一延迟的数据D_DLY1 具有2位，故第一对齐的数据D_ALN1被实现为第1-1对齐的数据D_ALN1-1和第1_2对齐 的数据D_ALNl-2。参考图5，第一数据对齐块31包括第一触发器FF1，配置为响应于延迟的选通时 钟信号DQS_DLY，锁存第一延迟的数据D_DLY1，并产生第一锁存的数据D_LAT1 ；反相器IV， 配置为接收延迟的选通时钟信号DQS_DLY ；第二触发器FF2，配置为响应于反相器IV的输 出信号，锁存第一触发器FFl的输出，并输出第1-1对齐的数据D_ALN1-1 ；以及第三触发器 FF3，配置为响应于反相器IV的输出信号，锁存第一延迟的数据D_DLY1，并输出第1_2对齐 的数据D_ALNl-2。通过这样的配置，第一数据对齐块31在延迟的选通时钟信号DQS_DLY的下降沿时 刻，锁存第一延迟的数据D_DLY1，并输出锁存的数据作为第1-2对齐的数据D_ALNl-2。第 一数据对齐块31在延迟的选通时钟信号DQS_DLY的上升沿时刻，锁存第一延迟的数据D_ DLY1，并输出第一锁存的数据0_1^11。接下来，第一数据对齐块31在延迟的选通时钟信号 DQS_DLY的下降沿时刻，锁存第一锁存的数据D_LAT1，并输出锁存的数据作为第1_1对齐的 数据D_ALN1-1。也就是说，第一数据对齐块31并行地对连续输入的2位数据进行对齐操 作。图6是图2所示的延迟码发生块的实施例的详细配置图。参考图6，延迟码发生块40包括计数器410，配置为响应于延迟的选通时钟信 号DQS_DLY，执行计数操作，并产生第一至第九操作持续信号OPRDl至0PRD9 ；相位确定单 元420，配置为接收第一至第八延锁存的数据D_LAT1至D_LAT8，并产生选通相位确定信号SPD ；第一复用器430，配置为响应于第一至第九操作持续信号OPRDl至0PRD9，顺序地一个 接一个地输出选通相位确定信号SPD和第一至第八锁存后的数据D_LAT1至D_LAT8 ’码发 生单元440，配置为响应于第一至第九操作持续信号OPRDl至0PRD9和延迟的选通时钟信 号DQS_DLY，产生多位数字码CODE，该多位数字码CODE对应于从第一复用器430传送的信 号的逻辑值；以及第二复用器450，配置为响应于第一至第九操作持续信号OPRDl至0PRD9， 顺序地输出多位数字码CODE，作为选通延迟码SDLY和第一至第八数据延迟码DQDLYl至 DQDLY8。图7中图示说明了从计数器410产生的第一至第九操作持续信号OPRDl至0PRD9 的波形。如图7所示，第一至第九操作持续信号OPRDl至0PRD9具有预定的使能周期并顺 序地被使能。图7示出第一至第九操作持续信号OPRDl至0PRD9的使能周期(即，使能的 持续时间)是延迟的选通时钟信号DQS_DLY的周期的四倍。使能周期是考虑到码发生单 元440产生数字码CODE所必需的时间来确定的。也就是说，码发生单元440通过多个阶段 (在此，为3个阶段)设置数字码CODE的逻辑值。在此情形中，一个阶段涉及一过程，在码 发生单元440产生数字码CODE后，该过程持续到直至配置在反馈环结构中的延迟码发生块 40的码发生单元440产生的数字码CODE所影响的信号被再次从第一复用器430输入到码 发生单元440为止。换言之，根据通过反馈过程的多个时间最终设定直至数字码CODE的逻 辑值为止所耗费的时间，来预先确定第一至第九操作持续信号0PRD1至0PRD9的各个使能 周期。虽然未示出，码发生单元40对第一至第九操作持续信号0PRD1至0PRD9进行OR操 作，并使用结果信号作为使能信号。也就是说，当第一至第九操作持续信号0PRD1至0PRD9 中的任一个被使能时，码发生单元40被激活，并且码发生单元40执行产生数字码CODE的 操作。在第一至第九操作持续信号0PRD1至0PRD9的各个使能周期之间的每一个间隔中， 存在一时间段，其中所有的第一至第九操作持续信号0PRD1至0PRD9被禁止，该时间段可以 与延迟的选通时钟信号DQS_DLY的一个周期一样长，并且在该时间段期间，码发生单元40 初始化数字码CODE的逻辑值。第一复用器430响应于顺序使能的第一至第九操作持续信号0PRD1至0PRD9，顺 序地将选通相位确定信号SPD和第一至第八锁存的数据D_LAT1至D_LAT8传送到码发生单 元440。另外，第二复用器450响应于第一至第九操作持续信号0PRD1至0PRD9，顺序地输 出数字码CODE，作为选通延迟码SDLY和第一至第八数据延迟码DQDLYl至DQDLY8。相位确定单元420包括NAND门，并配置为当第一至第八锁存后的数据D_LAT1至 D_LAT8中的任一个具有低电平时，产生高电平的选通相位确定信号SPD，并且当所有的第 一至第八锁存后的数据D_LAT1至D_LAT8中均具有高电平电位时，产生低电平的选通相位 确定信号SPD。也就是说，只有当延迟的选通时钟信号DQS_DLY的相位比第一至第八延迟 的数据D_DLY1至D_DLY8中的任一个的相位超前，在第一至第八锁存的数据D_LAT1至D_ LAT8中的相应的锁存的数据就具有低电平电位，并且因此，选通相位确定信号SPD具有高 电平电位。另一方面，如果延迟的选通时钟信号DQS_DLY的相位比所有的第一至第八延迟 的数据D_DLY1至D_DLY8都滞后，则第一至第八锁存的数据D_LAT1至D_LAT8均具有高电 平电位，并且因此选通相位确定信号SPD具有低电平电位。换言之，选通相位确定信号SPD 具有一逻辑值，该逻辑值与延迟的选通时钟信号DQS_DLY的相位被调节多少相应。
码发生单元440产生数字码CODE，该数字码CODE具有对应于选通相位确定信号 SPD的状态的逻辑值。这时产生的数字码CODE被传送到数据选通时钟相位控制块10作为 选通延迟码SDLY，并被用来调整延迟的选通时钟信号DQS_DLY的相位。随后，码发生单元440产生数字码CODE，该数字码CODE具有对应于第一锁存的数 据0_1^11的状态的逻辑值。此时，根据第一延迟的数据D_DLY1的相位相比于选通延迟码 SDLY的相位是超前还是滞后，确定第一锁存的数据D_LAT1的状态。从码发生单元440产生 的数字码CODE被传送到第一数据相位控制块21作为第一数据延迟码DQDLY1，并被用来调 整第一延迟的数据D_DLY1的相位。码发生单元440重复上述操作，直至使用第八锁存的数据D_LAT8产生第八数据延 迟码DQDLY8为止。码发生单元440响应于延迟的选通时钟信号DQS_DLY而操作，并且可以容易地实 现为一计数器的形式，该计数器配置为当从第一复用器430传送的信号的逻辑值是‘0’时， 减小数字码CODE的逻辑值，而当从第一复用器430传送的信号的逻辑值是‘1’时，增加数 字码CODE的逻辑值。通过以逐次逼近计数器的形式来实现码发生单元440，可以减少操作 时间。参考图8，当以逐次逼近计数器形式实施码发生单元440时，可以容易理解数字码 CODE的变化。每当数字码CODE被初始化时，数字码CODE具有逻辑值(1，0，0)。随后，码发 生单元440根据从第一复用器430传送的信号的逻辑值是‘0’还是‘1’，将数字码CODE的 逻辑值增加到(1，1，0)或将数字码CODE的逻辑值减小到(0，1，0)。码发生单元440根据第 一复用器430的输出信号，将数字码CODE的逻辑值设置为(1，1，1)、(1，0，1)、(0，1，1)，或 (0,0,1)·,相应地，码发生单元440再一次进行上述操作，使得数字码CODE具有逻辑值(0， 0,0)至(1，1，1)中的一个。码发生单元440通过三个阶段操作完成设置数字码CODE的逻 辑值的操作。如果使用一般的计数器，则可以进行最多7个阶段的操作。然而，如果使用逐 次逼近计数器，则操作速度能大大提高。如上所述，半导体存储装置的数据对齐电路和方法执行对数据选通时钟信号的相 位进行调整的操作，使得数据选通时钟信号的相位与相位最滞后的输入数据的相位同步， 随后，将各个输入数据的相位与已经被调整相位的数据选通时钟信号同步。因此，由于不用 使用另外的时钟信号就可以稳定地执行数据对齐操作，故增加了半导体装置的数据对齐电 路的面积裕度，并提高了面积效率。另外，由于相比于现有技术，数据对齐电路被实现为简 单的电路配置，故提高了设计便利性。虽然上面已经描述了一些实施例，但是对于本领域技术人员将理解，所描述的实 施例仅仅是示例性的。因此，不应基于描述的实施例限制在此描述的数据对齐电路和方法。 而是，应当仅根据所附的权利要求结合上面的描述和附图来限制在此描述的数据对齐电路 和方法。
权利要求
一种半导体存储装置的数据对齐电路，包括数据选通时钟相位控制块，配置为响应于选通延迟码，控制数据选通时钟信号的相位，并产生延迟的选通时钟信号；多个数据相位控制块，配置为响应于各个数据延迟码，控制各个输入数据的相位，并产生各个延迟的数据；多个数据对齐块，配置为响应于所述延迟的选通时钟信号，锁存所述各个延迟的数据，并产生各个锁存的数据和对齐的数据；以及延迟码发生块，配置为确定所述锁存的数据的相位，并产生所述选通延迟码和所述数据延迟码。
2.根据权利要求1所述的数据对齐电路，其中，所述数据选通时钟相位控制块包括 寄存器，配置为存储所述选通延迟码；以及延迟线，配置为响应于从所述寄存器传送的所述选通延迟码，延迟所述数据选通时钟 信号，并输出所述延迟的选通时钟信号。
3.根据权利要求1所述的数据对齐电路，其中，所述各个数据相位控制块包括 寄存器，配置为存储所述各个数据延迟码中的相应的数据延迟码；以及延迟线，配置为响应于从所述寄存器传送的数据延迟码，延迟所述各个输入数据中的 相应的输入数据，并输出所述各个延迟的数据中的相应的延迟的数据。
4.根据权利要求1所述的数据对齐电路，其中，所述各个数据对齐块配置为在所述延 迟的选通时钟信号的上升沿时刻和下降沿时刻，锁存所述各个延迟的数据中的相应的延迟 的数据的各个位，并输出2位的对齐的数据。
5.根据权利要求1所述的数据对齐电路，其中，所述延迟码发生块配置为接收由所述 多个数据对齐块产生的多个锁存的数据，提取所述多个锁存的数据中相位最滞后的已接收 数据的相位信息，并产生所述选通延迟码。
6.根据权利要求5所述的数据对齐电路，其中，所述延迟码发生块进一步配置为在完 成产生所述选通延迟码的操作之后，提取关于锁存的数据的相位比所述延迟的选通时钟信 号的相位超前多少的信息，并输出所述提取的信息作为所述数据延迟码。
7.根据权利要求6所述的数据对齐电路，其中，所述延迟码发生块包括计数器，配置为响应于所述延迟的选通时钟信号，执行计数操作，并产生多个操作持续 信号；相位确定单元，配置为接收所述锁存的数据并产生选通相位确定信号； 第一复用器，配置为响应于所述多个操作持续信号，顺序地一个接一个地输出所述选 通相位确定信号和所述锁存的数据；码发生单元，配置为响应于所述多个操作持续信号和所述延迟的选通时钟信号，产生 与从第一复用器传送的信号的逻辑值相应的多位数字码；以及第二复用器，配置为响应于所述多个操作持续信号，顺序地输出所述多位数字码，作为 所述选通延迟码和所述数据延迟码。
8.根据权利要求7所述的数据对齐电路，其中，所述码发生单元包括逐次逼近计数器， 用于产生所述多位数字码。
9.一种半导体存储装置的数据对齐电路，包括延迟码发生块，配置为接收多个数据，提取所述多个数据中相位最滞后的已接收数据 的相位信息，并输出所述提取的信息，作为选通延迟码；数据选通时钟相位控制块，配置为响应于所述选通延迟码，控制数据选通时钟信号的 相位，并产生延迟的选通时钟信号；以及多个数据对齐块，配置为通过使用所述延迟的选通时钟信号来执行数据锁存操作，输 出所述多个数据，并对所述多个数据进行数据对齐操作。
10.根据权利要求9所述的数据对齐电路，其中，所述延迟码发生块配置为在完成产 生选通延迟码的操作之后，提取关于所述多个数据的相位比所述延迟的选通时钟信号的相 位超前多少的信息，并输出所述提取的信息作为多个数据延迟码。
11.根据权利要求10所述的数据对齐电路，还包括多个数据相位控制块，配置为响应 于所述多个数据延迟码，控制输入数据的相位。
12.根据权利要求11所述的数据对齐电路，其中，所述延迟码发生块包括计数器，配置为响应于所述延迟的选通时钟信号，执行计数操作，并产生多个操作持续 信号；相位确定单元，配置为接收所述多个数据并产生选通相位确定信号； 第一复用器，配置为响应于所述多个操作持续信号，顺序地一个接一个地输出所述选 通相位确定信号和所述多个数据；码发生单元，配置为响应于所述多个操作持续信号和所述延迟的选通时钟信号，产生 与从第一复用器传送的信号的逻辑值相应的多位数字码；以及第二复用器，配置为响应于所述多个操作持续信号，顺序地输出所述多位数字码，作为 所述选通延迟码和所述多个数据延迟码。
13.根据权利要求12所述的数据对齐电路，其中，所述码发生单元配置为当从第一复 用器传送的信号具有第一逻辑值时，减小所述多位数字码的逻辑值，并且当从第一复用器 传送的信号具有第二逻辑值时，增加所述多位数字码的逻辑值。
14.根据权利要求13所述的数据对齐电路，其中，所述码发生单元包括逐次逼近计数 器，用于产生所述多位数字码。
15.根据权利要求9所述的数据对齐电路，其中，所述数据选通时钟相位控制块包括 寄存器，配置为存储所述选通延迟码；以及延迟线，配置为响应于从所述寄存器传送的选通延迟码，延迟所述数据选通时钟信号， 并输出所述延迟的选通时钟信号。
16.根据权利要求11所述的数据对齐电路，其中，所述各个数据对齐单元配置为在所 述延迟的选通时钟信号的上升沿时刻和下降沿时刻，对从所述多个数据相位控制块中的任 一个传送的数据的各个位进行锁存操作。
17.一种半导体存储装置的数据对齐方法，包括确定多个输入数据的相位，并提取所述多个输入数据中相位最滞后的输入数据的相位 fn息；通过使用所述提取的相位信息，延迟数据选通时钟信号，并将所述延迟的数据选通时 钟信号与相位最滞后的所述输入数据同步；以及延迟所述多个输入数据，使得所述多个延迟的输入数据具有与所述延迟的数据选通时钟信号相位的相同。
18.根据权利要求17所述的数据对齐方法，其中，确定相位和提取相位信息的步骤包括锁存与所述数据选通时钟信号同步的所述多个输入数据； 对所述锁存的信号进行NAND操作；响应于通过所述NAND操作产生的信号的电平，产生选通延迟码。
19.根据权利要求18所述的数据对齐方法，其中，延迟数据选通时钟信号和同步所述 延迟的数据选通时钟信号的步骤包括响应于所述选通延迟码，延迟所述数据选通时钟信 号，直至所述NAND操作产生的信号的电平发生转变为止。
20.根据权利要求17所述的数据对齐方法，其中，延迟所述多个输入数据的步骤包括 锁存与所述延迟的数据选通时钟信号同步的所述多个输入数据；对所述锁存的信号进行NAND操作；响应于通过所述NAND操作产生的信号的电平，延迟所述各个输入数据，直至所述NAND 操作产生的信号的电平发生转变为止。
全文摘要
一种半导体存储装置的数据对齐电路，包括数据选通时钟相位控制块，配置为响应于选通延迟码，控制数据选通时钟信号的相位，并产生延迟的选通时钟信号；多个数据相位控制块，配置为响应于数据延迟码，控制输入数据的相位，并产生延迟的数据；多个数据对齐块，配置为响应于所述延迟的选通时钟信号，锁存所述延迟的数据，并产生锁存的数据和对齐的数据；以及延迟码发生块，配置为执行确定所述锁存的数据的相位的操作，并产生所述选通延迟码和所述数据延迟码。
文档编号G11C7/22GK101937704SQ20101010088
公开日2011年1月5日 申请日期2010年1月26日 优先权日2009年6月29日
发明者俞昌植, 朴起德, 李将雨, 郑椿锡, 金洪中 申请人:海力士半导体有限公司