专利名称：电压产生电路以及存储器的制作方法
技术领域：
本发明涉及一种存储器领域，具体地说，涉及一种用于为存储器产生读电流的电 压产生电路、以及采用了该电压产生电路的存储器。
背景技术：
在存储器技术中，在读取存储器中的数据时，会用到用于读取的电压产生电路。图 1示出了现有技术中采用的电压产生电路的电路图。如图1所示，电压产生电路包括比较器、两个分压电阻(第一分压电阻器和第二分 压电阻器)以及一个PMOS晶体管。其中，比较器的正输入端连接至第一电源电压VDD;第 一分压电阻器的一个连接端连接至比较器的负输入端以及第二分压电阻的一个连接端，同 时第二分压电阻器的另一个连接端接地；PMOS晶体管的栅极连接至比较器的输出端，PMOS 晶体管的源极连接至第二电源电压VDDQ，PMOS晶体管的漏极连接至第一分压电阻器的一 个连接端。其中，第二电源电压VDDQ例如是需要经过滤波的电源电压，其稳定度要求比第 一电源电压VDD更高。这样，从图1可以看出，比较器的正输入端的输入电压一般总是高于比较器的负 输入端的输入电压，所以比较器的输出为正电压；这样，使得PMOS晶体管不导通，从而得到 具有一定电压值的输出信号VGR。但是在图1所示的现有技术中的电压产生电路结构中，当电压电源发生波动时， 输出信号VGR将跟随VDD而产生偏移；并且该电路结构无法补偿温度和工艺所产生的退化 速度。
发明内容
为了解决现有技术中存在的输出信号VGR将跟随VDD而产生偏移、以及电路结构 无法补偿温度和工艺所产生的退化速度的技术问题，本发明提出了一种新的电压产生电路 以及采用该电压产生电路的存储器。根据本发明的一个方面，提供了一种电压产生电路，包括比较器，所述比较器的 正输入端连接至第一电源电压；第一分压电阻器，所述第一分压电阻器的第一连接端连接 至所述比较器的负输入端；第二分压电阻器，所述第二分压电阻器的第一连接端接地，并且 所述第二分压电阻器的第二连接端连接至所述第一分压电阻器的第一连接端；第一 PMOS 晶体管，所述第一 PMOS晶体管的栅极连接至所述比较器的输出端，所述第一 PMOS晶体管的 源极连接至第二电源电压；以及第二PMOS晶体管，所述第二PMOS晶体管的源极连接至所述 第一 PMOS晶体管的漏极，所述第二 PMOS晶体管的栅极连接至所述第二 PMOS晶体管的漏极 以及所述第一分压电阻器的第二连接端。这样，通过在相对于输出信号与第一 PMOS晶体管相对的位置上提供附加的PMOS 晶体管(即第二 PMOS晶体管)，可以利用第二 PMOS晶体管跟随第一 PMOS晶体管的工艺变 化，从而消除工艺带来的不利。
在上述电压产生电路中，所述电压产生电路还包括第一补偿电阻器，所述第一补 偿电阻器的第一连接端连接至所述第一 PMOS晶体管的漏极；第一 NMOS晶体管，所述第一 NMOS晶体管的栅极连接至所述第一补偿电阻器的第二连接端，所述第一 NMOS晶体管的源 极连接至所述第一补偿电阻器的第一连接端，补偿装置，连接至所述第一 NMOS晶体管的栅 极，用于补偿第一电源电压的变化以及温度的变化。在上述电压产生电路中，所述补偿装置包括第二 NMOS晶体管，所述第二 NMOS晶 体管的栅极和漏极互连，所述第二 NMOS晶体管的源极接地；第三NMOS晶体管，所述第三 NMOS晶体管的源极接地，第三NMOS晶体管的栅极连接至所述第二 NMOS晶体管的栅极，所述 第二NMOS晶体管的漏极连接至所述第一 NMOS晶体管的栅极；第二补偿电阻，所述第二补偿 电阻的第一连接端连接至所述第二 NMOS晶体管的漏极，所述第二补偿电阻的第二连接端 连接至第一电源电压。补偿装置的这一具体结构提供了补偿装置的一种有利的具体实施方 式。在上述电压产生电路中，所述第二 NMOS晶体管通过增大或减小流经所述第一补 偿电阻的电流来跟踪所述第一 NMOS晶体管。在上述电压产生电路中，所述第一补偿电阻的温度系数为0，所述第二补偿电阻具 有正温度系数。所述第二电源电压是滤波后的所述第一电源电压。根据本发明的另一方面，还提供了一种存储器，其特征在于，所述存储器包括用于 为存储器产生读取电压的电压产生电路，并且所述电压产生电路包括比较器，所述比较器 的正输入端连接至第一电源电压；第一分压电阻器，所述第一分压电阻器的第一连接端连 接至所述比较器的负输入端；第二分压电阻器，所述第二分压电阻器的第一连接端接地， 并且所述第二分压电阻器的第二连接端连接至所述第一分压电阻器的第一连接端；第一 PMOS晶体管，所述第一 PMOS晶体管的栅极连接至所述比较器的输出端，所述第一 PMOS晶体 管的源极连接至第二电源电压；以及第二PMOS晶体管，所述第二PMOS晶体管的源极连接至 所述第一 PMOS晶体管的漏极，所述第二 PMOS晶体管的栅极连接至所述第二 PMOS晶体管的 漏极以及所述第一分压电阻器的第二连接端。在上述存储器中，所述电压产生电路还包括第一补偿电阻器，所述第一补偿电阻 器的第一连接端连接至所述第一 PMOS晶体管的漏极；第一 NMOS晶体管，所述第一 NMOS晶 体管的栅极连接至所述第一补偿电阻器的第二连接端，所述第一 NMOS晶体管的源极连接 至所述第一补偿电阻器的第一连接端，补偿装置，连接至所述第一 NMOS晶体管的栅极，用 于补偿第一电源电压的变化以及温度的变化。在上述存储器中，所述补偿装置包括第二 NMOS晶体管，所述第二 NMOS晶体管的 栅极和漏极互连，所述第二 NMOS晶体管的源极接地；第三NMOS晶体管，所述第三NMOS晶体 管的源极接地，第三NMOS晶体管的栅极连接至所述第二NMOS晶体管的栅极，所述第二NMOS 晶体管的漏极连接至所述第一 NMOS晶体管的栅极。
图1示出了现有技术中采用的电压产生电路的电路图。图2示出了根据本发明实施例的电压产生电路的电路图。图3示出了图2中的补偿装置的一个具体示例的电路图。
需要说明的是，附图用于说明本发明，而非限制本发明。
具体实施例方式为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内 容进行详细描述。本发明的核心思想是通过提供附加的PMOS晶体管、NMOS晶体管、补偿电阻器，补 偿了工艺、电压和温度的变化。现在通过参考图2和图3来描述本发明的优选实施例。图2示出了根据本发明实施例的电压产生电路的电路图。具体地说，电压产生电 路包括比较器G、第一分压电阻器R11、第二分压电阻器R22、第一 PMOS晶体管MP1、第二 PMOS晶体管MP2、第一补偿电阻器R1、第一 NMOS晶体管丽1、以及补偿装置PVT。其中，比较器G的正输入端连接至第一电源电压VDD;第一分压电阻器Rll的第一 连接端连接至比较器G的负输入端；第二分压电阻器R22的第一连接端接地，并且第二分压 电阻器R22的第二连接端连接至第一分压电阻器Rll的第一连接端；第一 PMOS晶体管MPl 的栅极连接至比较器G的输出端，第一 PMOS晶体管MPl的源极连接至第二电源电压；第二 PMOS晶体管MP2的源极连接至第一 PMOS晶体管MPl的漏极，第二 PMOS晶体管MP2的栅极 连接至第二 PMOS晶体管MP2的漏极以及第一分压电阻器Rll的第二连接端。第一补偿电 阻器Rl的第一连接端连接至第一 PMOS晶体管的漏极；第一 NMOS晶体管MNl的栅极连接至 第一补偿电阻器Rl的第二连接端，第一 NMOS晶体管MNl的源极连接至第一补偿电阻器Rl 的第一连接端。补偿装置PVT连接至第一 NMOS晶体管丽1的栅极，用于补偿第一电源电压 的变化以及温度的变化。其中，第一补偿电阻Rl的温度系数大致为0。通过在相对于输出信号与第一 PMOS晶体管相对的位置上提供附加的PMOS晶体管 (即第二 PMOS晶体管)，可以利用第二 PMOS晶体管跟随第一 PMOS晶体管的工艺变化，从而 消除工艺带来的不利。并且，当第一电源电压VDD变得更高时，会使得输出信号VGR增大，但是由于流经 第一补偿电阻Rl的电流也将升高，这样中间电压信号V02和输出信号VGR将相应地补偿而 减小；最终使得输出信号VGR相对于第一电源电压的变化趋于稳定。图3示出了图2中的补偿装置的一个具体示例的电路图。如图3所示，补偿装置 PVT包括第二匪OS晶体管丽2，第二匪OS晶体管丽2的栅极和漏极互连，第二匪OS晶体 管丽2的源极接地；第三NMOS晶体管丽3，第三NMOS晶体管丽3的源极接地，第三NMOS晶 体管丽3的栅极连接至第二 NMOS晶体管丽2的栅极，第二 NMOS晶体管丽2的漏极连接至 第一 NMOS晶体管MNl的栅极；第二补偿电阻R2，第二补偿电阻R2的第一连接端连接至第 二 NMOS晶体管MN2的漏极，第二补偿电阻R2的第二连接端连接至第一电源电压。这样，第 二 NMOS晶体管丽2通过增大或减小流经第一补偿电阻Rl的电流来跟踪第一 NMOS体管。优选地，第二补偿电阻R2具有正温度系数。由于第二补偿电阻R2具有正温度系 数，即第二补偿电阻R2的电阻值会随着温度的升高而增大。这样当温度升高时，图3所示 的中间电压信号V02会相应地增大，由此输出信号VGR也会增大。所以，如果第二补偿电阻 R2具有正温度系数，那么输出信号VGR也会由此具有正温度系数(即，随着温度升高而增 大)，从而补偿晶体管的温度退化。
图2和图3所示的上述实施例可被有利地应用于存储器(例如闪存)，以提供读取 电压产生电路。对于本领域技术人员来说可以理解的是，上述优选实施例中电压产生电路 所具有的优点同样适用于采用了上述结构的存储器。对于本领域技术人员来说明显的是，可在不脱离本发明的范围的情况下对本发明 进行各种改变和变形。所描述的实施例仅用于说明本发明，而不是限制本发明；本发明并不 限于所述实施例，而是仅由所附权利要求限定。
权利要求
一种电压产生电路，包括比较器(G)，所述比较器(G)的正输入端连接至第一电源电压(VDD)；第一分压电阻器(R11)，所述第一分压电阻器(R11)的第一连接端连接至所述比较器(G)的负输入端；第二分压电阻器(R22)，所述第二分压电阻器(R22)的第一连接端接地，并且所述第二分压电阻器(R22)的第二连接端连接至所述第一分压电阻器(R11)的第一连接端；第一PMOS晶体管(MP1)，所述第一PMOS晶体管(MP1)的栅极连接至所述比较器(G)的输出端，所述第一PMOS晶体管(MP1)的源极连接至第二电源电压；以及第二PMOS晶体管(MP2)，所述第二PMOS晶体管(MP2)的源极连接至所述第一PMOS晶体管(MP1)的漏极，所述第二PMOS晶体管(MP2)的栅极连接至所述第二PMOS晶体管(MP2)的漏极以及所述第一分压电阻器(R11)的第二连接端。
2.根据权利要求1所述的电压产生电路，其特征在于，所述电压产生电路还包括第一补偿电阻器(Rl)，所述第一补偿电阻器(Rl)的第一连接端连接至所述第一 PMOS 晶体管的漏极；第一 NMOS晶体管(MNl)，所述第一 NMOS晶体管(MNl)的栅极连接至所述第一补偿电 阻器(Rl)的第二连接端，所述第一 NMOS晶体管(MNl)的源极连接至所述第一补偿电阻器 (Rl)的第一连接端，补偿装置(PVT)，连接至所述第一NMOS晶体管(MNl)的栅极，用于补偿第一电源电压的 变化以及温度的变化。
3.根据权利要求2所述的电压产生电路，其特征在于，所述补偿装置(PVT)包括 第二 NMOS晶体管(MN2)，所述第二 NMOS晶体管(丽2)的栅极和漏极互连，所述第二NMOS晶体管(MN2)的源极接地；第三NMOS晶体管(MN3)，所述第三NMOS晶体管(MN 3)的源极接地，第三NMOS晶体管 (MN3)的栅极连接至所述第二 NMOS晶体管(MN2)的栅极，所述第二 NMOS晶体管(MN2)的漏 极连接至所述第一 NMOS晶体管(MNl)的栅极；第二补偿电阻(R2)，所述第二补偿电阻(R2)的第一连接端连接至所述第二 NMOS晶体 管(MN2)的漏极，所述第二补偿电阻(R2)的第二连接端连接至第一电源电压。
4.根据权利要求2所述的电压产生电路，其特征在于，所述第二NMOS晶体管(MN2)通 过增大或减小流经所述第一补偿电阻(Rl)的电流来跟踪所述第一 NMOS晶体管(MNl)。
5.根据权利要求2所述的电压产生电路，其特征在于，所述第一补偿电阻(Rl)的温度 系数为0。
6.根据权利要求3所述的电压产生电路，其特征在于，所述第二补偿电阻(R2)具有正温度系数。
7.根据权利要求1所述的电压产生电路，其特征在于，所述第二电源电压(VDDQ)是滤 波后的所述第一电源电压(VDD)。
8.一种存储器，其特征在于，所述存储器包括用于为存储器产生读取电压的电压产生 电路，并且所述电压产生电路包括比较器(G)，所述比较器(G)的正输入端连接至第一电源电压(VDD)； 第一分压电阻器(Rll)，所述第一分压电阻器(Rll)的第一连接端连接至所述比较器(G)的负输入端；第二分压电阻器(R22)，所述第二分压电阻器(R22)的第一连接端接地，并且所述第二 分压电阻器(R22)的第二连接端连接至所述第一分压电阻器(Rll)的第一连接端；第一 PMOS晶体管(MPl)，所述第一 PMOS晶体管(MPl)的栅极连接至所述比较器(G)的 输出端，所述第一 PMOS晶体管(MPl)的源极连接至第二电源电压；以及第二 PMOS晶体管(MP2)，所述第二 PMOS晶体管(MP2)的源极连接至所述第一 PMOS晶 体管(MPl)的漏极，所述第二 PMOS晶体管(MP2)的栅极连接至所述第二 PMOS晶体管(MP2) 的漏极以及所述第一分压电阻器(Rll)的第二连接端。
9.根据权利要求8所述的存储器，其特征在于，所述电压产生电路还包括第一补偿电 阻器(Rl)，所述第一补偿电阻器(Rl)的第一连接端连接至所述第一 PMOS晶体管的漏极；第一 NMOS晶体管(MNl)，所述第一 NMOS晶体管(MNl)的栅极连接至所述第一补偿电 阻器(Rl)的第二连接端，所述第一 NMOS晶体管(MNl)的源极连接至所述第一补偿电阻器 (Rl)的第一连接端，补偿装置(PVT)，连接至所述第一NMOS晶体管(MNl)的栅极，用于补偿第一电源电压的 变化以及温度的变化。
10.根据权利要求9所述的存储器，其特征在于，所述补偿装置(PVT)包括第二NMOS 晶体管(MN2)，所述第二 NMOS晶体管(MN2)的栅极和漏极互连，所述第二NMOS晶体管(MN2) 的源极接地；第三NMOS晶体管(MN3)，所述第三NMOS晶体管(MN3)的源极接地，第三NMOS晶体管 (MN3)的栅极连接至所述第二 NMOS晶体管(MN2)的栅极，所述第二 NMOS晶体管(MN2)的漏 极连接至所述第一 NMOS晶体管(MNl)的栅极；第二补偿电阻(R2)，所述第二补偿电阻(R2)的第一连接端连接至所述第二 NMOS晶体 管(MN2)的漏极，所述第二补偿电阻(R2)的第二连接端连接至第一电源电压。
全文摘要
本发明提供了电压产生电路以及存储器。电压产生电路包括正输入端连接至第一电源电压的比较器；第一和第二分压电阻器；第一PMOS晶体管，其栅极连接至所述比较器的输出端，源极连接至第二电源电压；第二PMOS晶体管，其源极连接至第一PMOS晶体管的漏极，栅极连接至第二PMOS晶体管的漏极以及第一分压电阻器的第二连接端；第一补偿电阻器，其第一连接端连接至所述第一PMOS晶体管的漏极；第一NMOS晶体管，其栅极连接至第一补偿电阻器的第二连接端，源极连接至第一补偿电阻器的第一连接端，补偿装置，用于补偿第一电源电压的变化以及温度的变化。本发明提供的电压产生电路通过提供第二PMOS晶体管、NMOS晶体管、补偿电阻器，补偿了工艺、电压和温度的变化。
文档编号G11C5/14GK101908365SQ20101024157
公开日2010年12月8日 申请日期2010年7月30日 优先权日2010年7月30日
发明者杨光军 申请人:上海宏力半导体制造有限公司