专利名称：半导体存储装置的制作方法
技术领域：
本申请涉及半导体集成电路，更具体而言涉及半导体存储装置。
背景技术：
半导体存储装置从外部接收数据、储存数据并输出所储存的数据。这样的半导体存储装置从外部接收数据和数据选通信号、锁存从外部输入的数据并储存所锁存的数据。图1是说明典型的半导体存储装置的结构图。参见图1，典型的半导体存储装置包括第一延迟单元10、第二延迟单元20、数据输入使能信号发生单元30、锁存控制信号发生单元40和数据锁存单元50。第一延迟单元10将从外部输入的数据DATA延迟以产生延迟数据DATA_d。第二延迟单元20将从外部输入的数据选通信号DQS延迟以产生延迟数据选通信号 DQS_d。数据输入使能信号发生单元30产生在CAS写入信号CASWT被激活时被激活的数据选通使能信号DQS_en，所述CAS写入信号CASWT是在接收写入命令时所产生的。数据输入使能信号发生单元30在CAS写入潜伏时间信号CASWT+4被激活时将数据选通使能信号 DQS_en去激活，所述CAS写入潜伏时间信号CASWT+4是在接收写入命令后经过预先设定的写入潜伏时间之后被激活的。锁存控制信号发生单元40在数据选通使能信号DQS_en的使能时间段期间将延迟数据选通信号DQS_d输出作为锁存控制信号latCh_Ctrl。数据锁存单元50响应于锁存控制信号latch_ctrl来锁存延迟数据DATA_d，并将锁存的数据DATA_latch提供到半导体存储装置。这时，第一延迟单元10的延迟时间应当与第二延迟单元20的延迟时间基本上相等。下面将参照图2详细描述如上述配置的典型的半导体存储装置的操作。当写入命令WT输入到半导体存储装置时，CAS写入信号CASWT被激活。当输入写入命令WT之后经过时钟CLK的两个周期时，对写入潜伏时间WL进行计数。图2图示了写入潜伏时间为4的实例。参见图2，CAS写入潜伏时间信号CASWT+4应当在写入潜伏时间为 4的时间点WL+4处被激活，但是CAS写入潜伏时间信号CASWT+4由于内部延迟的缘故而从时间点WL+4起经过延迟时间A之后才被激活。半导体存储装置将数据选通信号DQS延迟基本上等于延迟时间A的延迟时间，以产生延迟数据选通信号DQS_d。数据选通使能信号DQS_en在CAS写入信号CASWT被激活时被激活，而在CAS写入潜伏时间信号CASWT+4被激活时被去激活。
半导体存储装置在数据选通使能信号DQS_en的使能时间段期间，输出延迟的数据选通信号DQS_d作为锁存控制信号latch_ctrl。参见图1，第二延迟单元20具有延迟时间Α。由于数据选通信号DQS具有延迟时间A，因此输入到数据锁存单元50的延迟数据DATA_d也应在经过延迟时间A之后被输入到数据锁存单元50。因此，第一延迟单元10被设计成具有与第二延迟单元20基本上相等的延迟时间。数据选通信号DQS以与时钟CLK相同的相位被触发，或者具有高阻抗状态 high-z (低电平与高电平之间的中间电平)。如果数据选通信号DQS被触发并进入高阻抗状态，则可能出现电压电平不稳定地升高或降低的振铃(ring back)现象。由于振铃现象可能会导致半导体存储装置中的严重的数据错误，因此设计为通过将数据选通信号DQS延迟所述延迟时间A来产生锁存控制信号latch_ctrl。然而，由于典型的半导体存储装置利用第一延迟单元10和第二延迟单元20锁存数据DATA，因此降低了半导体存储装置的数据储存速度，由于延迟逻辑的加入而降低了面积效率，并且还增加了功耗。
发明内容
本文描述一种能够在不降低数据储存速度的情况下提高面积效率且降低功耗的半导体存储装置。在本发明的一个示例性的方面中，一种半导体存储装置包括数据输入使能信号发生模块，所述数据输入使能信号发生模块被配置为顺序地将数据选通信号延迟以产生第一延迟数据选通信号、第二延迟数据选通信号、第三延迟数据选通信号和第四延迟数据选通信号，并响应于CAS写入信号、CAS写入潜伏时间信号和所述第一延迟数据选通信号至所述第四延迟数据选通信号来产生数据选通使能信号；锁存控制信号发生模块，所述锁存控制信号发生模块被配置为在数据选通使能信号的使能时间段期间将数据选通信号输出作为锁存控制信号；以及数据锁存模块，所述数据锁存模块被配置为响应于锁存控制信号来锁存数据，并将锁存的数据输出。在本发明的另一个示例性的方面中，一种半导体存储装置包括数据输入使能信号发生模块，所述数据输入使能信号发生模块被配置为将CAS写入潜伏时间信号移位比数据选通信号的一个周期短的第一时间，通过重复地将移位的信号移位所述第一时间来产生移位CAS写入潜伏时间信号，响应于CAS写入信号来将数据选通使能信号激活，并响应于移位CAS写入潜伏时间信号来将数据选通使能信号去激活；锁存控制信号发生模块，所述锁存控制信号发生模块被配置为在数据选通使能信号的使能时间段期间将数据选通信号输出作为锁存控制信号；以及数据锁存模块，所述数据锁存模块被配置为响应于锁存控制信号来锁存数据，并将锁存的数据输出。在本发明的又一个示例性的方面中，一种半导体存储装置包括数据输入使能信号发生模块，所述数据输入使能信号发生模块被配置为顺序地延迟数据选通信号以产生N 个延迟数据选通信号，并响应于CAS写入信号、CAS写入潜伏时间信号和所述N个延迟数据选通信号来产生数据选通使能信号，其中N为大于1的整数；锁存控制信号发生模块，所述锁存控制信号发生模块被配置为在数据选通使能信号的使能时间段期间将数据选通信号输出作为锁存控制信号；以及数据锁存模块，所述数据锁存模块被配置为响应于锁存控制信来而锁存数据，并将锁存的数据输出。
结合附图描述本发明的特征、方面和实施例，在附图中图1是说明典型的半导体存储装置的结构图；图2是解释图1所示的半导体存储装置的操作的时序图；图3是示意性地说明根据本发明的一个实施例的半导体存储装置的结构图；图4是示意性地说明图3所示的延迟单元的结构图；图5是示意性地说明图3所示的移位单元的结构图；图6是示意性地说明图3所示的信号发生单元的结构图；以及图7是解释图3所示的半导体存储装置的操作的时序图。
具体实施例方式在下文，将参照附图通过示例性实施例来详细描述根据本发明的半导体存储装置。图3是示意性地说明根据本发明的一个实施例的半导体存储装置的结构图。参见图3，根据本实施例的半导体存储装置包括数据输入使能信号发生模块100、锁存控制信号发生模块40和数据锁存模块50。数据输入使能信号发生模块100被配置为顺序地延迟数据选通信号DQS以产生第一延迟数据选通信号DQS_dl至第四延迟数据选通信号DQS_d4，并且响应于CAS写入信号 CASWT、CAS写入潜伏时间信号CASWL以及第一延迟数据选通信号DQS_dl至第四延迟数据选通信号DQS_d4而产生数据选通使能信号DQS_en。数据输入使能信号发生模块100可以包括延迟单元110、移位单元120和信号发生单元130。延迟单元110被配置为顺序地延迟数据选通信号DQS，并且产生第一延迟数据选通信号DQS_dl至第四延迟数据选通信号DQS_d4。移位单元120被配置为响应于第一延迟数据选通信号DQS_dl至第四延迟数据选通信号DQS_d4以及CAS写入潜伏时间信号CASWL来产生第一移位CAS写入潜伏时间信号至第四移位CAS写入潜伏时间信号(如图5所示，CASWL_S1至CASWL_S4)。信号发生单元130被配置为当CAS写入信号CASWT被激活时激活数据选通使能信号DQS_en，而当第四移位CAS写入潜伏时间信号CASWL_S4被激活时将数据选通使能信号 DQS_en去激活。图4是示意性地说明图3所示的延迟单元的结构图。参见图4，延迟单元110包括第一延迟部111至第四延迟部114。尽管本实施例描述了四个延迟部111至114，但是延迟部的数量并不局限于此，本领域技术人员将能够根据具体的实施方式来选择延迟部的最佳数量。第一延迟部111被配置为延迟数据选通信号DQS，并产生第一延迟数据选通信号 DQS_dl。
第二延迟部112被配置为延迟第一延迟数据选通信号DQS_dl，并产生第二延迟数据选通信号DQS_d2。第三延迟部113被配置为延迟第二延迟数据选通信号DQS_d2，并产生第三延迟数据选通信号DQS_d3。第四延迟部114被配置为延迟第三延迟数据选通信号DQS_d3，并产生第四延迟数据选通信号DQS_d4。这时，第一延迟部111至第四延迟部114的延迟时间比数据选通信号 DQS的一个周期短。S卩，第一延迟部111至第四延迟部114具有比时钟(图7所示的CLK) 的一个周期短的延迟时间。图5是示意性地说明图3所示的移位单元的结构图。参见图5，移位单元120包括第一触发器FFll至第四触发器FF14。第一触发器FFl 1被配置为当第四延迟数据选通信号DQS_d4转变为高电平时锁存 CAS写入潜伏时间信号CASWL，而当第四延迟数据选通信号DQS_d4转变为低电平时将锁存的CAS写入潜伏时间信号CASWL输出作为第一移位CAS写入潜伏时间信号CASWL_S1。第一触发器FFll经由其输入端子接收CAS写入潜伏时间信号CASWL，经由其时钟输入端子接收第四延迟数据选通信号DQS_d4，并经由其输出端子输出第一移位CAS写入潜伏时间信号CASWL_S1。第二触发器FF12被配置为当第三延迟数据选通信号DQS_d3转变为高电平时锁存第一移位CAS写入潜伏时间信号CASWL_S1，而当第三延迟数据选通信号DQS_d3转变为低电平时将锁存的第一移位CAS写入潜伏时间信号CASWL_S1输出作为第二移位CAS写入潜伏时间信号CASWL_S2。第二触发器FF12经由其输入端子接收第一移位CAS写入潜伏时间信号CASWL_SI， 经由其时钟输入端子接收第三延迟数据选通信号DQS_d3，并经由其输出端子输出第二移位 CAS写入潜伏时间信号CASWL_S2。第三触发器FF13被配置为当第二延迟数据选通信号DQS_d2转变为高电平时锁存第二移位CAS写入潜伏时间信号CASWL_S2，而当第二延迟数据选通信号DQS_d2转变为低电平时将锁存的第二移位CAS写入潜伏时间信号CASWL_S2输出作为第三移位CAS写入潜伏时间信号CASWL_S3。第三触发器FF13经由其输入端子接收第二移位CAS写入潜伏时间信号CASWL_S2， 经由其时钟输入端子接收第二延迟数据选通信号DQS_d2，并经由其输出端子输出第三移位 CAS写入潜伏时间信号CASWL_S3。第四触发器FF14被配置为当第一延迟数据选通信号DQS_dl转变为高电平时锁存第三移位CAS写入潜伏时间信号CASWL_S3，而当第一延迟数据选通信号DQS_dl转变为低电平时将锁存的第三移位CAS写入潜伏时间信号CASWL_S3输出作为第四移位CAS写入潜伏时间信号CASWL_S4。第四触发器FF14经由其输入端子接收第三移位CAS写入潜伏时间信号CASWL_S3， 经由其时钟输入端子接收第一延迟数据选通信号DQS_dl，并经由其输出端子输出第四移位 CAS写入潜伏时间信号CASWL_S4。图6是示意性地说明图3的信号发生单元的结构图。参见图6，信号发生单元130 包括脉冲发生部131和信号组合部132。
脉冲发生部131被配置为当第四移位CAS写入潜伏时间信号CASWL_S4转变为高电平时产生脉冲。信号组合部132被配置为当CAS写入信号CASWT被激活时激活数据选通使能信号 DQS_en，而当输入所述脉冲时将数据选通使能信号DQS_en去激活。信号组合部132包括第一晶体管P11、第二晶体管P12、第三晶体管附1、第一反相器IVll和第二反相器IV12。第一晶体管Pll经由其栅极接收所述脉冲，并经由其源极接收外部电压VDD。第二晶体管P12经由其栅极接收CAS写入信号CASWT，并且具有与第一晶体管Pll的漏极相耦接的源极。第三晶体管Nll经由其栅极接收CAS写入信号CASWT，并且具有与第二晶体管P12的漏极相耦接的漏极和与接地端子VSS相耦接的源极。第一反相器 IVll具有与第二晶体管P12和第三晶体管Nll所耦接的节点相耦接的输入端子，并且第一反相器IVll经由其输出端子输出数据选通使能信号DQS_en。第二反相器IV12具有与第一反相器IVll的输出端子相耦接的输入端子以及与第一反相器IVll的输入端子相耦接的输出端子。下面将结合图7描述根据本发明的实施例的如上述所配置的半导体存储装置的操作。半导体存储装置顺序地延迟数据选通信号DQS，以产生第一延迟数据选通信号 DQS_dl至第四延迟数据选通信号DQS_d4。半导体存储装置在第四延迟数据选通信号DQS_d4转变为高电平时锁存CAS写入潜伏时间信号CASWL，而在第四延迟数据选通信号DQS_d4转变为低电平时将锁存的CAS写入潜伏时间信号CASWL输出作为第一移位CAS写入潜伏时间信号CASWL_S1。因此，当第四延迟数据选通信号DQS_d4转变为低电平时，第一移位CAS写入潜伏时间信号CASWL_S1转变为高电平。半导体存储装置在第三延迟数据选通信号DQS_d3转变为高电平时锁存第一移位 CAS写入潜伏时间信号CASWL_S1，而在第三延迟数据选通信号DQS_d3转变为低电平时将锁存的第一移位CAS写入潜伏时间信号CASWL_S1输出作为第二移位CAS写入潜伏时间信号 CASWL_S2。因此，当第三延迟数据选通信号DQS_d3转变为低电平时，第二移位CAS写入潜伏时间信号CASWL_S2转变为高电平。半导体存储装置在第二延迟数据选通信号DQS_d2转变为高电平时锁存第二移位 CAS写入潜伏时间信号CASWL_S2，而在第二延迟数据选通信号DQS_d2转变为低电平时将锁存的第二移位CAS写入潜伏时间信号CASWL_S2输出作为第三移位CAS写入潜伏时间信号 CASWL_S3。因此，当第二延迟数据选通信号DQS_d2转变为低电平时，第三移位CAS写入潜伏时间信号CASWL_S3转变为高电平。半导体存储装置在第一延迟数据选通信号DQS_dl转变为高电平时锁存第三移位 CAS写入潜伏时间信号CASWL_S3，而当第一延迟数据选通信号DQS_dl转变为低电平时将锁存的第三移位CAS写入潜伏时间信号CASWL_S3输出作为第四移位CAS写入潜伏时间信号 CASWL_S4。因此，当第一延迟数据选通信号DQS_dl转变为低电平时，第四移位CAS写入潜伏时间信号CASWL_S4转变为高电平。S卩，图4所示的第一延迟部111至第四延迟部114的延迟时间比图7所示的时钟 CLK或数据选通信号DQS的一个周期短。假设分别将时钟CLK或数据选通信号DQS的一个周期定义为T，将第一延迟部111至第四延迟部114的延迟时间定义为T-4。与CAS写入潜伏时间信号CASWj相比，响应于第四延迟数据选通信号DQS_d4而将 CAS写入潜伏时间信号CASWL移位所产生的第一移位CAS写入潜伏时间信号CASWL_S1被移位了 T-4。第一移位CAS写入潜伏时间信号CASWL_S1再次被移位T-4，以产生第二移位 CAS写入潜伏时间信号CASWL_S2。第二移位CAS写入潜伏时间信号CASWL_S2再次被移位 T-4，以产生第三移位CAS写入潜伏时间信号CASWL_S3。第三移位CAS写入潜伏时间信号 CASWL_S3再次被移位T-4，以产生第四移位CAS写入潜伏时间信号CASWL_S4。结果，与CAS 写入潜伏时间信号CASWL相比，通过四次将CAS写入潜伏时间信号CASWL移位T-4而产生的第四移位CAS写入潜伏时间信号CASWL_S4被移位了 4T-16。第四移位CAS写入潜伏时间信号CASWL_S4的使能定时比借助于时钟CLK的一个周期而将CAS写入潜伏时间信号CASWL 移位四次所获得的结果提前16。当第四移位CAS写入潜伏时间信号CASWL_S4转变为高电平时，产生被激活为低电平并持续达预定时间的脉冲。当所述脉冲转变为低电平时，通过CAS写入信号CASWT而被激活为高电平的数据选通使能信号DQS_en被去激活为低电平。数据选通信号DQS在数据选通使能信号DQS_en的使能时间段中被输出作为锁存控制信号latch_ctrl。在数据选通使能信号DQS_en被去激活之后，在锁存控制信号latCh_Ctrl中不会出现当数据选通信号DQS被触发并进入高阻抗状态时所出现的振铃现象。根据本发明，实质地防止了振铃现象的发生，可以进行正常的数据锁存操作而不用将数据选通信号DQS和数据DATA进行延迟，并且与现有技术相比提高了数据储存操作速度。参见图1和图3，图3中除去了图1所示的两个延迟单元，使得半导体存储装置的面积效率提高，并且能够节省延迟单元所消耗的电力。虽然上面已经描述了一些实施例，但是本领域技术人员将会理解的是，描述的实施例仅仅是示例性的。因此，本文所描述的半导体存储装置不应当基于所描述的实施例来限定。确切地说，本文所描述的半导体存储装置应当仅仅根据所附权利要求书并与上面的描述和附图相结合来限定。
权利要求
1.一种半导体存储装置，包括数据输入使能信号发生模块，所述数据输入使能信号发生模块被配置为顺序地延迟数据选通信号以产生第一延迟数据选通信号、第二延迟数据选通信号、第三延迟数据选通信号和第四延迟数据选通信号，并响应于CAS写入信号、CAS写入潜伏时间信号和所述第一延迟数据选通信号至所述第四延迟数据选通信号而产生数据选通使能信号；锁存控制信号发生模块，所述锁存控制信号发生模块被配置为在所述数据选通使能信号的使能时间段期间将所述数据选通信号输出作为锁存控制信号；以及数据锁存模块，所述数据锁存模块被配置为响应于所述锁存控制信号来锁存数据，并将锁存数据输出。
2.如权利要求1所述的半导体存储装置，其中，所述数据输入使能信号发生模块包括 延迟单元，所述延迟单元被配置为顺序地将所述数据选通信号延迟，并产生所述第一延迟数据选通信号至所述第四延迟数据选通信号；移位单元，所述移位单元被配置为响应于所述第一延迟数据选通信号至所述第四延迟数据选通信号以及所述CAS写入潜伏时间信号来产生第一移位CAS写入潜伏时间信号、第二移位CAS写入潜伏时间信号、第三移位CAS写入潜伏时间信号和第四移位CAS写入潜伏时间信号；以及信号发生单元，所述信号发生单元被配置为当所述CAS写入信号被激活时将所述数据选通使能信号激活，而当所述第四移位CAS写入潜伏时间信号被激活时将所述数据选通使能信号去激活。
3.如权利要求2所述的半导体存储装置，其中，所述延迟单元包括第一延迟部，所述第一延迟部被配置为将所述数据选通信号延迟并产生所述第一延迟数据选通信号；第二延迟部，所述第二延迟部被配置为将所述第一延迟数据选通信号延迟并产生所述第二延迟数据选通信号；第三延迟部，所述第三延迟部被配置为将所述第二延迟数据选通信号延迟并产生所述第三延迟数据选通信号；以及第四延迟部，所述第四延迟部被配置为将所述第三延迟数据选通信号延迟并产生所述第四延迟数据选通信号。
4.如权利要求2所述的半导体存储装置，其中，所述移位单元包括第一触发器，所述第一触发器被配置为当所述第四延迟数据选通信号转变为高电平时锁存所述CAS写入潜伏时间信号，而当所述第四延迟数据选通信号转变为低电平时将锁存的所述CAS写入潜伏时间信号输出作为所述第一移位CAS写入潜伏时间信号；第二触发器，所述第二触发器被配置为当所述第三延迟数据选通信号转变为高电平时锁存所述第一移位CAS写入潜伏时间信号，而当所述第三延迟数据选通信号转变为低电平时将锁存的所述第一移位CAS写入潜伏时间信号输出作为所述第二移位CAS写入潜伏时间信号；第三触发器，所述第三触发器被配置为当所述第二延迟数据选通信号转变为高电平时锁存所述第二移位CAS写入潜伏时间信号，而当所述第二延迟数据选通信号转变为低电平时将锁存的所述第二移位CAS写入潜伏时间信号输出作为所述第三移位CAS写入潜伏时间信号；以及第四触发器，所述第四触发器被配置为当所述第一延迟数据选通信号转变为高电平时锁存所述第三移位CAS写入潜伏时间信号，而当所述第一延迟数据选通信号转变为低电平时将锁存的所述第三移位CAS写入潜伏时间信号输出作为所述第四移位CAS写入潜伏时间信号。
5.如权利要求2所述的半导体存储装置，其中，所述信号发生单元包括脉冲发生部，所述脉冲发生部被配置为当所述第四移位CAS写入潜伏时间信号转变为高电平时产生脉冲；以及信号组合部，所述信号组合部被配置为当所述CAS写入信号被激活时激活所述数据选通使能信号，而当输入所述脉冲输入将所述数据选通使能信号去激活。
6.一种半导体存储装置，包括数据输入使能信号发生模块，所述数据输入使能信号发生模块被配置为将CAS写入潜伏时间信号移位比数据选通信号的一个周期短的第一时间，通过重复地将移位了的信号移位所述第一时间来产生移位CAS写入潜伏时间信号，响应于CAS写入信号来激活所述数据选通使能信号，并响应于所述移位CAS写入潜伏时间信号来将所述数据选通使能信号去激活；锁存控制信号发生模块，所述锁存控制信号发生模块被配置为在所述数据选通使能信号的使能时间段期间将所述数据选通信号输出作为锁存控制信号；以及数据锁存模块，所述数据锁存模块被配置为响应于所述锁存控制信号来锁存数据，并将锁存的数据输出。
7.如权利要求6所述的半导体存储装置，其中，所述数据输入使能信号发生模块包括 延迟单元，所述延迟单元被配置为顺序地将所述数据选通信号延迟，并产生第一延迟数据选通信号至第四延迟数据选通信号；移位单元，所述移位单元被配置为响应于所述第一延迟数据选通信号至所述第四延迟数据选通信号以及所述CAS写入潜伏时间信号来产生第一移位CAS写入潜伏时间信号、第二移位CAS写入潜伏时间信号、第三移位CAS写入潜伏时间信号和第四移位CAS写入潜伏时间信号；以及信号发生单元，所述信号发生单元被配置为当所述CAS写入信号被激活时将所述数据选通使能信号激活，而当所述第四移位CAS写入潜伏时间信号被激活时将所述数据选通使能信号去激活。
8.如权利要求7所述的半导体存储装置，其中，所述延迟单元包括第一延迟部，所述第一延迟部被配置为将所述数据选通信号延迟并产生所述第一延迟数据选通信号；第二延迟部，所述第二延迟部被配置为将所述第一延迟数据选通信号延迟并产生所述第二延迟数据选通信号；第三延迟部，所述第三延迟部被配置为将所述第二延迟数据选通信号延迟并产生所述第三延迟数据选通信号；以及第四延迟部，所述第四延迟部被配置为将所述第三延迟数据选通信号延迟并产生所述第四延迟数据选通信号。
9.如权利要求7所述的半导体存储装置，其中，所述移位单元包括第一触发器，所述第一触发器被配置为当所述第四延迟数据选通信号转变为高电平时锁存所述CAS写入潜伏时间信号，而当所述第四延迟数据选通信号转变为低电平时将锁存的所述CAS写入潜伏时间信号输出作为所述第一移位CAS写入潜伏时间信号；第二触发器，所述第二触发器被配置为当所述第三延迟数据选通信号转变为高电平时锁存所述第一移位CAS写入潜伏时间信号，而当所述第三延迟数据选通信号转变为低电平时将锁存的所述第一移位CAS写入潜伏时间信号输出作为所述第二移位CAS写入潜伏时间信号；第三触发器，所述第三触发器被配置为当所述第二延迟数据选通信号转变为高电平时锁存所述第二移位CAS写入潜伏时间信号，而当所述第二延迟数据选通信号转变为低电平时将锁存的所述第二移位CAS写入潜伏时间信号输出作为所述第三移位CAS写入潜伏时间信号；以及第四触发器，所述第四触发器被配置为当所述第一延迟数据选通信号转变为高电平时锁存所述第三移位CAS写入潜伏时间信号，而当所述第一延迟数据选通信号转变为低电平时将锁存的所述第三移位CAS写入潜伏时间信号输出作为所述第四移位CAS写入潜伏时间信号。
10.如权利要求7所述的半导体存储装置，其中，所述信号发生单元包括脉冲发生部，所述脉冲发生部被配置为当所述第四移位CAS写入潜伏时间信号转变为高电平时产生脉冲；以及信号组合部，所述信号组合部被配置为当所述CAS写入信号被激活时将所述数据选通使能信号激活，而当输入所述脉冲时将所述数据选通使能信号去激活。
11.一种半导体存储装置，包括数据输入使能信号发生模块，所述数据输入使能信号发生模块被配置为顺序地将数据选通信号延迟以产生N个延迟数据选通信号，并响应于CAS写入信号、CAS写入潜伏时间信号和所述N个延迟数据选通信号来产生数据选通使能信号，其中N为大于1的整数；锁存控制信号发生模块，所述锁存控制信号发生模块被配置为在所述数据选通使能信号的使能时间段期间将所述数据选通信号输出作为锁存控制信号；以及数据锁存模块，所述数据锁存模块被配置为响应于所述锁存控制信号来锁存数据，并将锁存的数据输出。
12.如权利要求11所述的半导体存储装置，其中，所述数据输入使能信号发生模块包括延迟单元，所述延迟单元被配置为顺序地将所述数据选通信号延迟，并产生所述N个延迟数据选通信号；移位单元，所述移位单元被配置为响应于所述N个延迟数据选通信号和所述CAS写入潜伏时间信号来产生N个移位CAS写入潜伏时间信号；以及信号发生单元，所述信号发生单元被配置为当CAS写入信号被激活时将所述数据选通使能信号激活，而当第N个所述移位CAS写入潜伏时间信号被激活时将所述数据选通使能信号去激活。
13.如权利要求12所述的半导体存储装置，其中，所述延迟单元包括级联连接的第一延迟部至第N延迟部，其中所述第一延迟部被配置为将所述数据选通信号延迟以产生所述第一延迟数据选通信号，第i延迟部被配置为将第i_l个所述延迟数据选通信号延迟并产生第i延迟数据选通信号，其中i是从2到N的整数。
14.如权利要求12所述的半导体存储装置，其中，所述移位单元包括级联连接的第一触发器至第N触发器，其中所述第一触发器被配置为当第N个所述延迟数据选通信号转变为高电平时锁存所述CAS写入潜伏时间信号，而当第N个所述延迟数据选通信号转变为低电平时将锁存的所述CAS写入潜伏时间信号输出作为第一个所述移位CAS写入潜伏时间信号；并且所述第i触发器被配置为当第Ν-i+l个所述延迟数据选通信号转变为高电平时锁存第 i-1个所述移位CAS写入潜伏时间信号，而当Ν-i+l个所述延迟数据选通信号转变为低电平时将锁存的第i-Ι个所述移位CAS写入潜伏时间信号输出作为第i个所述移位CAS写入潜伏时间信号，其中i是从2到N的整数。
15.如权利要求12所述的半导体存储装置，其中，所述信号发生单元包括脉冲发生部，所述脉冲发生部被配置为当第N个所述移位CAS写入潜伏时间信号转变为高电平时产生脉冲；以及信号组合部，所述信号组合部被配置为当所述CAS写入信号被激活时将所述数据选通使能信号激活，而当输入所述脉冲时将所述数据选通使能信号去激活。
全文摘要
本发明涉及一种半导体存储装置，包括数据输入使能信号发生模块，被配置为顺序地将数据选通信号延迟以产生第一延迟数据选通信号、第二延迟数据选通信号、第三延迟数据选通信号和第四延迟数据选通信号，并响应于CAS写入信号、CAS写入潜伏时间信号以及所述第一延迟数据选通信号至所述第四延迟数据选通信号来产生数据选通使能信号；锁存控制信号发生模块，被配置为在数据选通使能信号的使能时间段期间将数据选通信号输出作为锁存控制信号；以及数据锁存模块，被配置为响应于所述锁存控制信号来锁存数据，并将锁存的数据输出。
文档编号G11C16/02GK102467963SQ201110039650
公开日2012年5月23日 申请日期2011年2月17日 优先权日2010年10月29日
发明者李蓥旭 申请人:海力士半导体有限公司