专利名称：半导体存储器件的制作方法
技术领域：
本公开内容的实施例涉及一种半导体存储器件，尤其涉及一种包括层叠字线的半导体存储器件。
背景技术：
在半导体存储器件中，随着存储器单元的尺寸逐渐减小以增加集成度，制造工艺变得更为困难。为了解决这些特点，已研发出一种三维(3D)半导体存储器件，其具有通过 将存储器单元层叠而形成的管形位成本可缩放(下文称为P-BiCS)结构。下文将详细描述具有P-BiCS结构的3D半导体存储器件。图I是示出具有P-BiCS结构的常规半导体存储器件中所包括的存储器阵列。参照图I，存储器块BLOCKa和BLOCKb中的每一个包括多个存储器串ST。在P-BiCS结构中，每个存储器串ST包括垂直耦合在衬底的管式晶体管和共源极线CSL之间的第一存储器串以及垂直耦合在衬底的管式晶体管和位线BL之间的第二存储器串。第一存储器串包括源极选择晶体管SST和存储器单元CO至C7。通过向源极选择线SSLal供给的电压来控制源极选择晶体管SST，并且通过向层叠字线WLaO至WLa7供给的电压来控制存储器单元CO至C7。第二存储器串包括漏极选择晶体管DST和存储器单元C8至C15。通过向漏极选择线DSLal供给的电压来控制漏极选择晶体管DST，并且通过向层叠字线WLa8至WLal5供给的电压来控制存储器单元CS至C15。在P-BiCS结构的存储器串中，当选择存储器块BLOCKa时，耦合在放置于第一存储器串和第二存储器串中间的一对存储器单元C7和C8之间的管式晶体管PT起到将存储器块BLOCKa中所包括的第一存储器串的沟道层和第二存储器串的沟道层进行电耦合的作用。同时，在具有二维(2D)结构的存储器块中，存储器串耦合到每个位线，并且通过单个漏极选择线同时控制该存储器块的漏极选择晶体管。在3D结构的存储器块BLOCKa中，多个存储器串ST共同地耦合到每个位线BL。共同地耦合到一个位线BL并且由相同存储器块BLOCKa中的相同字线控制的存储器串ST的数量可根据不同的设计需求而变化。图I示出4-串结构，其中四个存储器串ST共同地耦合到一个位线BL。由于多个存储器串ST并联耦合到位线BL，所以通过向漏极选择线DSLal至DSLa4供给的相应的选择电压独立地控制漏极选择晶体管DST，从而将位线BL和存储器串ST选择性地耦合。在存储器块BLOCKa中，通过向层叠字线WLaO至WLa7和层叠字线WLa8至WLal5供给的操作电压来分别控制分别垂直耦合的第一存储器串的存储器单元CO至C7和第二存储器串的存储器单元C8至C15。针对每个存储器块对字线WLaO至WLal5进行分类。S卩，通过向字线WLaO至WLal5供给的电压来操作存储器块BLOCKa的存储器单元，以及通过向字线WLbO至WLbl5供给的电压来操作存储器块BLOCKb的存储器单元。换言之，当选择存储器块BLOCKa时，向字线WLaO至WLal5供给操作电压，因此操作存储器块BLOCKa的存储器单元。当选择存储器块BLOCKb时，向字线WLbO至WLbl5供给操作电压，因此操作存储器块BLOCKb的存储器单元。为了向具有上述结构的存储器串ST供给操作电压，至少将21根线用于每个存储器块，其中21根线包括耦合到字线WLaO至WLal5的16根线、耦合到漏极选择线DSLal至DSLa4的4根线以及耦合以控制管式晶体管PT的I根线。同时，为了进一步提高集成度，将大量的存储器单元安置在相同的区域中。在P-BiCS结构中，将大量的存储器单元垂直耦合。在这种情况下，层叠字线的数量增加，因此用于将操作电压传递到存储器块的线的数量增加。然而，若线的数量增加，则难以安置线，因为用于向线供给操作电压的外围电路(例如，电压发生器和行译码器)的尺寸增加，并且内部结构设计要发生变化以适应外围电路尺寸的这种变化。即，为了增加集成度，内部结构的设计将发生显著变化。
发明内容
根据本公开内容，尽管增加层叠字线的数量以提高集成度，但是可保持或减少用于每个存储器块的线的数量。根据本公开内容的一个方面，一种半导体存储器件包括字线，其层叠在其中定义了多个存储器块区的衬底之上；选择线，其布置在所述字线中的最高字线之上；垂直沟道层，其形成以穿透所述选择线和所述字线并向上延伸到所述衬底；以及，电荷俘获层，其安置在所述字线和所述垂直沟道层之间；其中所述层叠字线通过存储器块组分离，每个存储器块组包括两个或两个以上的存储器块区。根据本公开内容的另一个方面，一种半导体存储器件包括多个存储器块，每个存储器块被配置成包括字线和存储器串，其中所述字线垂直耦合并层叠在衬底和线之间，所述存储器串中的每一个包括通过选择线控制的选择晶体管和存储器单元；以及，操作电路，其被配置成向所述层叠字线、选择线和线供给用于存储器单元的数据输入/输出操作的操作电压；其中将所述存储器块分类成多个存储器块组，并且将同一存储器块组内的不同存储器块中所包括的存储器串的层叠字线互连，将选择线彼此隔离。
图I为示出常规存储器块的电路图；图2为示出根据本公开内容的一个示例性实施例的具有P-BiCS结构的存储器块的电路图；图3A至3D为示出根据本公开内容的一个示例性实施例的具有P-BiCS结构的存储器块的3D图；图4A和4B为示出其中将图3D中所示的存储器块在位线的方向上切开的状态的截面图；图5A和5B为示出根据本公开内容的示例性实施例的半导体存储器件的行译码器的电路图；图6A至6C为示出根据本公开内容的示例性实施例的半导体存储器件的耦合电路的电路图；图7为示出根据本公开内容的一个示例性实施例的半导体存储器件的控制器和电压发生器的框图；以及图8为示出根据本公开内容的一个示例性实施例的半导体存储器件的编程操作的波形图。
具体实施方式
下文将参照附图来详细描述本公开内容的一些示例性实施例。提供附图以使本领域的普通技术人员能够理解本公开内容的实施例的范围。图2为示出根据本公开内容的一个示例性实施例的具有P-BiCS结构的存储器块。参照图2，存储器块BLOCKa和BLOCKb中的每一个包括多个存储器串ST。每个存储器串ST包括漏极选择晶体管DST、源极选择晶体管SST和串联耦合在选择晶体管(S卩，漏极选择晶体管DST和源极选择晶体管SST)之间的多个存储器单元Cl至C16，其中漏极选择晶体管DST具有耦合到位线BL (为了图解说明目的，仅示出一个位线)的漏极，源极选择晶体管SST具有耦合到共源极线CSLl的源极。此处，尽管存储器单元的数量可根据设计需求而变化，但是下文将描述其中存储器单元的数量为16的示例性实施例。在具有P-BiCS结构的存储器串中，管式晶体管PT耦合在放置于所述存储器串中间的该对存储器单元CS和C9之间。因此，源极选择晶体管SST和所述存储器串中所包括的存储器单元Cl至C16中的一些(例如，Cl至CS)串联耦合共源极线CSLl和衬底(即，管式晶体管PT)之间，由此形成第一存储器串。其余存储器单元C9至C16和漏极选择晶体管DST串联耦合在位线BL和衬底(即，管式晶体管PT)之间，由此形成第二存储器串。在每个存储器块的衬底中形成管式晶体管PT。第二存储器串的存储器单元C9至C16和漏极选择晶体管DST在垂直于衬底的方向上串联布置在位线BL和管式晶体管PT之间。第一存储器串的存储器单元Cl至CS和源极选择晶体管SST在垂直于衬底的方向上串联布置在共源极线CSLl和管式晶体管PT之间。根据一个实例，第一存储器串的存储器单元Cl至CS的数量与第二存储器串的存储器单元C9至C16的数量相同。当垂直布置存储器单元Cl至C16时，第一存储器串和第二存储器串的沟道的方向垂直于衬底。此外，当存储器串ST的存储器单元Cl至C16被分成第一存储器串和第二存储器串时，存储器串ST中包括垂直于衬底的两个垂直沟道层。当选择存储器块BLOCKa时，管式晶体管PT起到将所选存储器块BLOCKa中所包括的第一存储器串的沟道层和第二存储器串的沟道层进行电耦合的作用。即，每个管式晶体管PT起到将第一存储器串中所包括的存储器单元Cl至CS的沟道区和第二存储器串中所包括的存储器单元C9至C16的沟道区进行电耦合的作用。同时，在具有2D结构的存储器块中，存储器串耦合到每个位线，并且通过单个漏极选择线同时控制该存储器块的漏极选择晶体管。在具有P-BiCS结构的存储器块BLOCKa中，多个存储器串ST共同地耦合到位线BL。在相同的存储器块BLOCKa中，耦合到位线BL的存储器串ST的数量可根据设计需求而变化。
更具体地说，耦合到具有已知P-BiCS结构的存储器块BLOCKa和BLOCKb的字线WLO至WL15彼此分离。然而，在本公开内容中，存储器块(例如，BLOCKa和BLOCKb)被分类成若干存储器块组，并且耦合到相同存储器块组中所包括的存储器块(例如，BLOCKa和BLOCKb)的字线WLO至WL15互连。图2示出其中相同存储器块组中包括两个存储器块BLOCKa和BLOCKb并且存储器块BLOCKa和BLOCKb的层叠字线WLO至WL15互连的实例。即，通过相同的字线WLO至WL15来控制存储器块BLOCKa和BLOCKb中所包括的存储器串ST的存储器单元Cl至C16。因此，对于每个位线BL，通过相同的字线WLO至WL15控制的存储器串ST的数量为8，因此存储器块组具有改进型8-串结构。 当相同的存储器块组的存储器块BLOCKa和BLOCKb中所包括的所述多个存储器串ST并联耦合到位线BL时，通过向漏极选择线DSLl至DSL8供给的相应的选择电压来独立地控制漏极选择晶体管DST，从而将位线BL和所述多个存储器串ST选择性地耦合。当存储器块组中所包括的存储器块BLOCKa和BLOCKb的字线WLO至WL15连时，通过向层叠字线WLO至WL15供给的操作电压来控制存储器块BLOCKa和BLOCKb中所包括的存储器单元Cl至C16。此处，存储器单元Cl至C16的操作状态根据通过漏极选择晶体管 DST实现的存储器串ST和位线BL的耦合状态和向位线BL供给的电压的变化而不同。当如上述将耦合到相同存储器块组中所包括的存储器块BLOCKa和BLOCKb的字线WLO至WL15互连时，可减少耦合到字线WLO至WL15的线的数量。例如，若将耦合到两个存储器块BLOCKa和BLOCKb的字线彼此分离时，则使用将耦合到存储器块BLOCKa的相应的字线的16个线和将耦合到存储器块BLOCKb的相应的字线的16个线。然而，若将两个存储器块BLOCKa和BLOCKb的字线互连，则可使用将耦合到存储器块BLOCKa和BLOCKb的相应的字线WLO至WL15的16个线。S卩，由于对于两个存储器块，将耦合到字线WLO至WL15的线的数量为16，所以将耦合到两个存储器块的线的数量可减半。因此，将耦合到所有字线的线的数量可减半。与其中耦合到存储器块BLOCKa中的位线BL的存储器串ST的数量增加到8的情况相比，存储器块BLOCKa自身的数据存储容量可减少，并且相同区域中的存储器块的数量将减半。然而，若将存储器块组中所包括的存储器块BLOCKa和BLOCKb的字线WLO至WL15互连，则存储器块BLOCKa自身的数据存储容量和相同区域中的存储器块的数量可保持不变。在另一实例中，若一个存储器串ST中包括32个存储器单元以提高集成度，则将16个存储器单元垂直耦合在位线BL和衬底之间或垂直耦合在共源极线CSLl和衬底之间，并且使用32个字线以便控制32个存储器单元。当字线的数量为32时，将耦合到相应的字线的线的数量也为32。然而，若存储器块组中所包括的存储器块的数量为4，则对于四个存储器块，将耦合到字线WLO至WL15的线的数量为32。因此，针对每个存储器块将耦合到字线的线的平均数量减少到8。因此，尽管因为相同区域中垂直耦合的存储器单元的数量增加以便增加集成度所以字线的数量增加，但是将耦合到所有字线的线的数量可保持不变，或者可通过增加存储器块组中共享字线的存储器块的数量而减少。在此结构中，对于每个位线BL通过相同的字线控制的存储器串的数量为16，因此存储器块组具有改进型16-串结构。下文将更为详细地描述图2所示的存储器块之一的结构。图3A至3D为示出根据本公开内容的一个示例性实施例的具有P-BiCS结构的存储器块的3D图；而图4A和4B为示出其中将图3D中所示的存储器块在位线的方向上切开的状态的截面图。参照图3A和4A，若在衬底SUB中定义多个存储器块区并且在所述存储器块区的每一个中形成两个存储器块BLOCKa和BLOCKb，则在衬底SUB的每个存储器块区中形成管式晶体管的管式栅极PGl和PG2。可在管式栅极PGl和PG2与衬底SUB之间形成绝缘层(未示出)。字线WLO至WL15层叠在其中形成有管式栅极PGl和PG2的衬底SUB之上。在所述层叠字线之间形成绝缘层(未示出)，其用于将上部字线和下部字线彼此隔离。由于在相同的层上形成一对字线(例如，WLO和WL15)，因此其上层叠有字线WLO至WL15的层的数量为8。S卩，第8个至第I个字线WL7至WLO顺序地层叠，并且第9个至第16个字线WL8至WL15在相应的层上顺序地层叠，从而使其分别朝向第8个至第I个字线WL7至WL0。
在每个层中，一对字线(例如，WL15和WL0)彼此对称。更具体地，字线WL15在与位线BL的方向交叉的字线方向上延伸，并且为具有彼此耦合的端部的梳形。此外，与字线WL15形成于相同层的字线WLO具有与字线WL15对称的梳形。该对字线WL15和WLO关于放置在中间的沟道彼此对称。同时，通过细长化工艺逐步形成层叠字线WL7至WLO的一端部和层叠字线WL8至WL15的另一端部。因此，与安置在上侧的字线的边角相比，安置在下侧上的字线的边角更为突出。选择线布置在最高字线WLO和WL15之上。更具体地，在字线所延伸的方向上延伸的漏极选择线DSLl至DSL8和源极选择线SSLl至SSL8在位线BL的方向上交替地布置在最高字线WLO和WL15之上。在这种情况下，可交替地布置两个漏极选择线和两个源极选择线。尤其，每个存储器块组中包括字线WLO至WL15。即，将存储器块组中所包括的存储器块BLOCKa和BLOCKb的字线WLO至WL15互连，因此存储器块BLOCKa和BLOCKb共享字线WLO至WL15。此外，将不同的存储器块组中所包括的存储器块的字线彼此分离。形成第一垂直沟道层VCl和第二垂直沟道层VC2以穿透选择线DSLl至DSL8和SSLl至SSL8以及层叠字线WL7至WLO和WL8至WL15。形成第一垂直沟道层VCl以穿透源极选择线SSLl至SSL8和层叠字线WL7至WL0，并且形成第二垂直沟道层VC2以穿透漏极选择线DSLl至DSL8和层叠字线WL8至WL15。管式栅极PGl装配有水平沟道层VC3，其用于将第一垂直沟道层VCl和第二垂直沟道层VC2耦合。通过向管式栅极PGl供给的电压来控制存储器块BLOCKa中所包括的第一垂直沟道层VCl和第二垂直沟道层VC2的耦合与否。存储器串ST的沟道层具有由第一垂直沟道层VCl和第二垂直沟道层VC2以及水平沟道层VC3形成的U形状。同时，由布置在位线BL的方向(即，位线BL延伸的方向)上且形成以穿透漏极选择线(例如，DSL1)或源极选择线(例如，SSL1)的垂直沟道层VCl或VC2的数量来确定位线的数量。电荷俘获层CT安置在字线WLO至WL15和垂直沟道层VCl和VC2之间。隧道绝缘层安置在电荷俘获层CT与垂直沟道层VCl和VC2之间，并且阻挡绝缘层进一步安置在电荷俘获层CT与字线WLO至WL15之间。因此，由字线、阻挡绝缘层、电荷俘获层、隧道绝缘层和垂直沟道层形成存储器单元CELL。
参照图3B和4B，形成共源极线CSLl至CSL4以将穿透相邻源极选择线(例如，SSLl和SSL2)的垂直沟道层VCl和VC2的上部进行耦合。参照图3C和4B，在字线WLO至WL15的端部处和在垂直沟道层VCl和VC2、管式栅极PGl至PG4和共源极线CSLl至CSL4之上形成接触塞CP。接触塞CP的顶面处于相同的高度。参照图3D和4B，形成耦合到字线WLO至WL15的相应的接触塞CP的线MWLO至MWL15、耦合到漏极选择线DSLl至DLS8的相应的接触塞CP的线MDSLl至MDSL8、耦合到共源极线CSLl至CSL4的相应的接触塞CP的线MCSLl至MCSL4、耦合到管式栅极PGl的接触塞CP的线MPGl以及耦合到垂直沟道层VC2之上的接触塞CP的位线BL。此处，将穿透相同的漏极选择线的垂直沟道层VC2之上的接触塞CP耦合到不同的位线BL。此外，将每个位线BL耦合到形成于不同的串中所包括的垂直沟道层VC2之上的接触塞CP。在所述线之间形成用于将线彼此电隔离的绝缘层(未示出)。 在上述结构中，耦合到两个存储器块BLOCKa和BLOCKb中的字线WLO至WL15的线MWLO至MWL15的数量为16。S卩，字线WLO至WL15的数量为16，但是耦合到每个存储器块的字线的线的数量为8。因此，可减少线的数量。当如上述在存储器块组内的存储器块BLOCKa和BLOCKb共享字线WLO至WL15时，用以向选择线(具体地，漏极选择线)和字线WLO至WL15供给用于数据输入和输出的操作电压的操作电路的内部结构发生变化。下文将对此进行详细描述。图5A和5B为示出根据本公开内容的示例性实施例的半导体存储器件的行译码器的电路图。在图5A的行译码器中，响应于地址信号XAa、XBa, XCa和XDa和使能信号EN操作用于为存储器块BLOCKa生成块选择信号ADD〈a>的电路500a。更具体地，电路500a包括晶体管PlOl，其耦合到电源端子VCCI并响应于使能信号EN而操作；晶体管N109，其耦合到接地端子并响应于使能信号EN而操作；晶体管N101、N103、N105和N107，其串联耦合在晶体管PlOl和N109之间并分别响应于地址信号XAa、XBa、XCa和XDa而操作；逆变器INV101，其被配置成反转晶体管PlOl和NlOl的节点的电压电平；以及，晶体管P103，其耦合在电源端子VCCI与晶体管PlOl和NlOl的节点之间并响应于逆变器INVlOl的输出信号而操作。当选择存储器块BLOCKa时，响应于使能信号EN接通晶体管PlOl和N109，并且响应于地址信号XAa、XBa、XCa和XDa接通晶体管NlOl至N107。因此，将低电平的块选择信号ADD〈a>输出到晶体管PlOl和NlOl的节点。逆变器INVlOl响应于块选择信号ADD〈a>输出反转的块选择信号/ADD〈a>。在图5B的行译码器中，除了存储器块BLOCKb的晶体管Nlll、Nll3、Nll5和Nll7分别响应于地址信号XAb、XBb、XCb和XDb而不是响应于图5a的地址信号XAa、XBa、XCa和XDa而操作之外，用以生成用于存储器块BLOCKb的块选择信号ADD〈b>的电路500b可具有与图5A的电路500a相同的构造。因此，电路500b响应于地址信号XAb、XBb、XCb和XDb输出用于选择存储器块BLOCKb的块选择信号ADD〈b>。图6A至6C为示出根据本公开内容的示例性实施例的半导体存储器件的耦合电路的电路图。参照图6A，选择线耦合电路600a响应于块选择信号ADD〈a>将存储器块BLOCKa的漏极选择线DSL〈a>和全局漏极选择线GDSL耦合。选择线耦合电路600a包括与非门NAND 121，其响应于控制信号ADD-COM和DSL-PCG-ON而操作；与非门NAND123，其响应于块选择信号ADD〈a>和与非门NAND 121的输出信号而操作；逆变器INV121，其被配置成反转与非门NAND 123的输出信号；晶体管N121，其耦合在与非门NAND 123的输出端子和节点NODEa之间并响应于控制信号BLK_PRECH而操作；晶体管P121，其耦合到节点NODEa并响应于逆变器INV 121的输出信号CON而操作；晶体管N123，其耦合在高电压VBLC的输入端子和晶体管P121之间并响应于节点NODEa的电压电平而操作；以及晶体管N125，其被配置成响应于节点NODEa的电压电平将漏极选择线DSL〈a>和全局漏极选择线⑶SL耦合。此处，晶体管N121起到如下作用在供给高电压VBLC之前对节点NODEa预充电并防止由于高电压VBLC而升高的节点NODEa的电压被传递到与非门NAND 123。此外，晶体管N123具有为负电势的阈值电压，从而使高电压VBLC能够被传递到节点NODEa，而不会出现电压降。如上构造的选择线耦合电路600a响应于控制信号ADD-COM和DSL-PCG-0N以及块选择信号ADD〈a>将存储器块的漏极选择线DSL〈a>和全局漏极选择线⑶SL耦合。 类似于在选择线耦合电路600a中，可如下文所示应用用于将源极选择线和全局选择线耦合的电路。参照图6B,字线稱合电路600b响应于块选择信号ADD〈a>和ADD〈b>将属于相同存储器块组的存储器块BLOCKa和BLOCKb的字线WLO至WL15和全局字线GWLO至GWL15耦合。字线耦合电路600b包括与非门NAND 133，其响应于块选择信号ADD〈a>和ADD〈b>而操作；逆变器INV131，其被配置成反转与非门NAND 133的输出信号；晶体管N131，其耦合在与非门NAND 123的输出端子和节点NODEb之间并响应于控制信号BLK_PRECH而操作；晶体管P131，其耦合到节点NODEb并响应于逆变器INV131的输出信号CON而操作；晶体管N133，其耦合在高电压VBLC的输入端子和晶体管P131之间并响应于节点NODEb的电压电平而操作；以及晶体管N135〈0:15>，其被配置成响应于节点NODEb的电压电平将相应的字线WLO至WL15和相应的全局字线GWLO至GWL15耦合。此处，晶体管N131起到如下作用在供给高电压VBLC之前对节点NODEb预充电并防止由于高电压VBLC而升高的节点NODEb的电压被传递到与非门NAND 133。此外，晶体管N133具有为负电势的阈值电压，从而使高电压VBLC能够被传递到节点NODEb，而不会出现电压降。如上构造的字线耦合电路600b响应于块选择信号ADD〈a>和ADD〈b>将存储器块组中所包括的存储器块的字线WLO至WL15和全局字线GWLO至GWL15耦合。尤其，因为存储器块组中所包括的存储器块的字线WLO至WL15被互连，所以存储器块组中所包括的所有存储器块的字线WLO至WL15被耦合到全局字线GWLO至GWL15，尽管选择了存储器块组中所包括的存储器块中的一个。参照图6C，选择线耦合电路600c响应于块选择信号ADD〈b>将存储器块BLOCKb的漏极选择线DSL〈b>和全局漏极选择线GDSL耦合。除了响应于块选择信号ADD〈b>而不是选择线耦合电路600a中所使用的块选择信号ADD〈a>将存储器块BLOCKb的漏极选择线DSL<b>和全局漏极选择线GDSL耦合之外，图6C的选择线耦合电路600c具有与图6A的选择线耦合电路600a相同的构造。类似于在选择线耦合电路600b中，可如下文所示应用用于将源极选择线和全局选择线耦合的电路。
图7为示出根据本公开内容的一个示例性实施例的半导体存储器件的控制器和电压发生器的框图。参照图7，控制器710响应于外部命令信号CMD和外部地址信号ADD生成内部命令信号CMDi、行地址信号RADD和列地址信号CADD。此处，行地址信号RADD包括图5A至5C所示的地址信号XAa至XDa和XAb至XDb。列地址信号CADD可用于选择位线。电压发生器720响应于控制器710的内部命令信号CMDi生成用于存储器单元到全局线GSSL、GffLO至GWL15和GSSL的数据输入和输出的操作电压。例如，在编程操作中，电压发生器720可响应于内部命令信号CMDi向所选全局字线输出编程电压Vpgm并向未选择全局字线输出编程通过电压Vpass。尽管图7仅示出一个全局漏极选择线⑶SL和一个全局源极选择线GSSL，但是全局选择线⑶SL和GSSL中的每一者的数量可为复数，因为图2中包括多个选择线DSLl至DSL8和SSLl至SSL8。
下文将描述半导体存储器件的运行。图8为示出根据本公开内容的一个示例性实施例的半导体存储器件的编程操作的波形图。参照图2、5A、5B、6A至6C和8，若选择存储器块组中所包括的存储器块中的存储器块BLOCKa，则电路500a和500b生成低电平的块选择信号ADD〈a>和高电平的块选择信号ADD〈b>。此外，在位线(BL)设置区段，控制信号ADD-COM和DSL-PCG-ON在高电平使能。因此，选择线耦合电路600a和600c将存储器块组中所包括的存储器块的选择线(具体地，漏极选择线)和全局选择线(具体地，全局漏极选择线)耦合。此外，字线耦合电路600b响应于块选择信号ADD〈a>和ADD〈b>将存储器块组的字线WLO至WL15和全局字线GWLO至GWL15耦合。在BL设置区段中，为编程操作控制位线的电压，并且电压发生器720通过全局漏极选择线向漏极选择线DSL〈a>和DSL〈b>供给大约2. 3V的预充电电压VDC。在BL设置区段完成之后，控制信号DSL-PCG-ON在低电平禁用。因此，响应于高电平的控制信号ADD-COM和低电平的块选择信号ADD〈a>和控制信号DSL-PCG-0N，选择线耦合电路600a保持所选存储器块BLOCKa的漏极选择线DSL〈a>和全局漏极选择线⑶SL的耦合状态。然而，选择线耦合电路600b响应于高电平的控制信号ADD-COM和块选择信号ADD〈b>以及低电平的控制信号DSL-PCG-ON阻塞存储器块组中所包括的未选择存储器块BLOCKb的漏极选择线DSL〈b>与全局漏极选择线⑶SL之间的连接。接着，如下文的表I所示，为编程操作供给操作电压。[表I]
权利要求
1.一种半导体存储器件，包括 字线，其层叠在具有多个存储器块区的衬底之上； 选择线，其布置在所述字线之上； 垂直沟道层，其形成以穿透所述选择线和所述字线并延伸到所述衬底；以及 电荷俘获层，其安置在所述字线和所述垂直沟道层之间； 其中，所述层叠字线通过存储器块组分离，每个存储器块组包括两个或两个以上的存储器块区。
2.如权利要求I所述的半导体存储器件，进一步包括 管式晶体管，其安置在所述衬底中并且被配置成电耦合所述垂直沟道层的底部。
3.如权利要求2所述的半导体存储器件，其中，所述管式晶体管中的每一个将所述存储器块区的相应一个中的一对垂直沟道层的底部耦合。
4.如权利要求I所述的半导体存储器件，其中，所述选择线包括布置在所述存储器块区的每一个中的源极选择线和漏极选择线。
5.如权利要求I所述的半导体存储器件，进一步包括 共源极线，其耦合到所述垂直沟道层的第一垂直沟道层的上部；以及 位线，其耦合到所述垂直沟道层的第二垂直沟道层的上部。
6.如权利要求5所述的半导体存储器件，其中，所述层叠字线包括 第一层叠字线，所述第一垂直沟道层中的每一个穿过所述第一层叠字线；以及 第二层叠字线，所述第二垂直沟道层中的每一个穿过所述第二层叠字线。
7.如权利要求I所述的半导体存储器件，其中，所述层叠字线包括 第一层叠字线，其中所述垂直沟道层中的垂直沟道层穿透所述第一层叠字线和所述选择线的漏极选择线；以及 第二层叠字线，其中所述垂直沟道层中的另外的垂直沟道层穿透所述第二层叠字线和所述选择线的源极选择线。
8.一种半导体存储器件，包括 多个存储器块，其中每个存储器块包括字线和存储器串，其中每个存储器串包括通过选择线控制的选择晶体管和存储器单元，并且所述字线垂直耦合并层叠在衬底和多个线之间；以及 操作电路，其被配置成向所述层叠字线、所述选择线和所述多个线供给用于存储器单元的数据输入/输出操作的操作电压； 其中，所述存储器块被分成多个存储器块组，相同存储器块组中所包括的不同存储器块的存储器串的层叠字线互连，并且所述选择线彼此隔离。
9.如权利要求8所述的半导体存储器件，其中，所述存储器块中的每一个包括 第一存储器串，其垂直耦合在衬底和所述多个线中的共源极线之间； 第二存储器串，其垂直耦合在所述衬底和所述多个线中的位线之间；以及管式晶体管，其安置在所述衬底中并且被配置成分别将所述第一存储器串和所述第二存储器串中所包括的垂直沟道层的底部耦合。
10.如权利要求8所述的半导体存储器件，其中，所述操作电路包括 行译码器，其被配置成，响应于地址信号来生成块选择信号；电压发生器，其被配置成，响应于内部命令信号来生成至全局字线和全局选择线的操作电压；以及 线耦合电路，其被配置成，响应于地址信号和耦合控制信号来控制所述存储器块组中的每一个中所包括的存储器块的字线和所述全局字线之间的耦合以及所述选择线和所述全局选择线之间的耦合。
11.如权利要求10所述的半导体存储器件，其中，在编程操作中，所述电压发生器被配置成 向耦合到选自所选存储器块的选择线中的漏极选择线的全局漏极选择线供给选择电压；以及 向耦合到位线设置区段中的未选择漏极选择线的未选择全局漏极选择线供给所述选择电压。
12.如权利要求11所述的半导体存储器件，其中，在编程操作中，所述电压发生器被配置成 向耦合到选自所述存储器块组的所述字线的字线的全局字线供给编程电压； 向耦合到所述字线中的未选择字线的未选择全局字线供给编程通过电压；以及 向耦合到选自所述选择线的源极选择线的全局选择线供给所述选择电压。
13.如权利要求10所述的半导体存储器件，其中，所述线耦合电路包括 字线耦合电路，其被配置成，响应于所述块选择信号将包括所选存储器块的所述存储器块组的字线和所述全局字线耦合；以及 选择线耦合电路，其被配置成，响应于所述块选择信号和耦合控制信号来控制包括所选存储器块的所述存储器块组的选择线和所述全局选择线之间的耦合。
全文摘要
本发明涉及一种半导体存储器件，包括字线，其层叠在具有多个存储器块区的衬底之上；选择线，其布置在所述字线之上；垂直沟道层，其形成以穿透所述选择线和所述字线并延伸到所述衬底；以及电荷俘获层，其安置在所述字线和所述垂直沟道层之间；其中，所述层叠字线通过存储器块组分离，每个存储器块组包括两个或两个以上的存储器块区。
文档编号G11C7/18GK102820047SQ201210190890
公开日2012年12月12日 申请日期2012年6月11日 优先权日2011年6月9日
发明者权兑辉, 金有声 申请人:爱思开海力士有限公司